特許
J-GLOBAL ID：200903080202521290

積層インダクタンス素子

発明者：
山縣 浩作

山縣 浩作 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-381994
公開番号（公開出願番号）：特開2003-188017
出願日： 2001年12月14日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 製造上の寸法誤差に起因するインダクタンスのばらつきを抑制する。【解決手段】 誘電体基板1bの両面に、複数の第1のライン片12a〜12cを有する第1の導体ラインパターン12と、複数の第2のライン片13a〜13cを有する第2の導体ラインパターン13が配置されている。第1の導体ライン片の各々は、いずれかの第2の導体ライン片に端部で重なっており、スルーホール14a〜14eで接続されて、第1および第2の導体ライン片が、一つのスパイラル状の導体ラインを構成する。互いに近接する第1の導体ライン片12b,12aを接続する第2の導体ライン片13bは、スルーホール14b,14cで第1の導体ライン片12b,12aにそれぞれ接続される両端部と、幅が狭い中央部を有する。
請求項（抜粋）：
誘電体基板と、前記誘電体基板の一方の面に配置された、複数の互いに離間した第1の導体ライン片を有しており、互いに近接する前記第1の導体ライン片同士を接続すると、全体としてほぼループ状を呈する第1の導体ラインパターンと、前記誘電体基板の他方の面に配置された、複数の互いに離間した第2の導体ライン片を有しており、互いに近接する前記第2の導体ライン片同士を接続すると、全体としてほぼループ状を呈する第2の導体ラインパターンと、前記誘電体基板を貫通し、それぞれが、前記第1の導体ライン片の一端と前記第2の導体ライン片の一端とを電気的に接続する複数のスルーホールとを備え、前記第1の導体ライン片の各々は、誘電体基板の厚さ方向でいずれかの前記第2の導体ライン片に少なくとも部分的に重なっており、前記スルーホールで接続されることにより、複数の前記第1の導体ライン片および複数の前記第2の導体ライン片が、前記第1の導体ラインパターンと前記第2の導体ラインパターンの両方で同方向に電流が流れる一つのスパイラル状の導体ラインを構成しており、互いに近接する前記第1の導体ライン片同士を接続する前記第2の導体ライン片は、前記スルーホールで前記第1の導体ライン片の両方にそれぞれ接続される両端部と、前記両端部の中間にあって前記両端部よりも幅が狭い中央部とを有することを特徴とする積層インダクタンス素子。
IPC (2件)：
H01F 17/00 ,  H01F 17/02
FI (2件)：
H01F 17/00 D ,  H01F 17/02
Fターム (3件)：
5E070AA01 ,  5E070CB03 ,  5E070CB13
引用特許：
出願人引用 (4件)
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