特許
J-GLOBAL ID：200903080216795953
単一チップシステム及びこのシステムのテスト/デバッグ方法
発明者：
出願人/特許権者：
代理人 (2件)：
志賀 正武
, 渡邊 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2003-109502
公開番号（公開出願番号）：特開2004-054892
出願日： 2003年04月14日
公開日（公表日）： 2004年02月19日
要約：
【課題】単一チップシステムのテスト/デバッグのためピン数を少なくことができる単一チップシステムを提供。【解決手段】複数個のコア、所定個数の選択信号及び直-並列モード制御信号を入力し、テストリセット信号入力ピンから入力されるテストリセット信号に応答して入力された信号を出力する制御回路、所定個数の選択信号に応答して複数個のコアの中、一つのテストデータ出力端子を通じて出力されるテスト出力データを、テストデータ出力ピンを通じて出力する第1選択回路、及び直-並列モード制御信号が並列テストモードを示せば第1選択回路から出力されるテストを出力し、直列テストモードを示せばテストデータ入力ピンを通じて入力されるテスト入力データが複数個のコアにより直列で処理されることにより得られるテスト出力データを出力する第2選択回路で構成されている。【選択図】 図3
請求項（抜粋）：
テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン;
テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備える複数個の回路;
前記テストクロック信号入力ピンから入力されるテストクロック信号に応答して外部から入力される所定個数の選択信号、及び直-並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されるテストリセット信号に応答して前記入力された信号を出力する制御手段;
前記所定個数の選択信号に応答して前記複数個の回路の中、一つの前記テストデータ出力端子を通じて出力されるテスト出力データを、前記テストデータ出力ピンを通じて出力する第1選択手段;及び
前記直-並列モード制御信号が並列テストモードを示せば、前記第1選択手段から出力されるデータを出力し、直列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データが前記複数個の回路により直列で処理されることにより得られるテスト出力データを出力する第2選択手段を備えることを特徴とする単一チップシステム。
IPC (2件)：
FI (5件)：
G06F11/22 340C
, G06F11/22 310D
, G06F11/22 310R
, G06F11/22 330B
, G01R31/28 G
2G132AA00
, 2G132AA15
, 2G132AB01
, 2G132AC15
, 2G132AK22
, 2G132AL05
, 2G132AL11
, 2G132AL25
, 5B048AA12
, 5B048AA20
, 5B048DD08
