特許

J-GLOBAL ID：200903080484696615

半導体装置の製造方法

発明者： 成田 一仁
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-195905
公開番号（公開出願番号）：特開平9-097762
出願日： 1996年07月25日
公開日（公表日）： 1997年04月08日
要約：

【要約】【課題】 規則的に配列したパターンを有する半導体装置で、この規則的に配列した個々のパターンが孤立したレジスト開口部により形成される微細パターンにおいて寸法制御性を向上させ、かつ、チップ面積を縮小させる半導体装置を提供すること。【解決手段】 半導体メモリにおけるメモリセルアレイのように規則的に配列した微細パターンを有する半導体装置において、規則的に配列したパターンの個々のパターンが孤立したレジスト開口部により形成されるパターンであるとき、前期規則的に配列したパターンの外周をレジストを剥離した連続ダミー領域で囲むことを具備する。

請求項（抜粋）：

半導体基板上に、規則的に配列したパターンをフォトリソグラフィを用いて形成する工程を含む半導体装置の製造方法に於いて、半導体基板上に導電層を形成する工程と、前記導電層上にレジストを塗布する工程と、前記レジストを所定パターンにて選択的に開口する工程と、を具備し、前記所定パターンは、規則的に配列した行列状のパターンと前記行列状のパターンの外周部を取り囲む濠状のダミーパターンとを有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/027 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 21/30 502 Z ,  H01L 21/30 571 ,  H01L 21/30 576 ,  H01L 27/10 681 E ,  H01L 29/78 371

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-327512   出願人：日本電気株式会社