特許
J-GLOBAL ID：200903080492326754

半導体記憶装置及びその製造方法

発明者：
三木 浩史

三木 浩史 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-283047
公開番号（公開出願番号）：特開平7-142598
出願日： 1993年11月12日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 本発明の目的は,大容量半導体記憶装置用のキャパシタ製造上発生する,CVDの選択性に起因した素子分離上の課題を解決することにある。【構成】 キャパシタ下部電極として例えば白金を用いた場合では,この白金の形成前にチタン酸化物を10nm堆積し,図1に示すような,溝底面部分にチタン酸化物が存在する構造を作る。この構造上にCVD法で高誘電率絶縁膜を50nm形成する。【効果】 図1の構造上に堆積した高誘電率絶縁膜は,白金上では化学量論組成を満たすとともに溝底面では化学量論組成よりもチタン原子が過剰な組成となる。底面の非化学量論組成膜は,誘電率が低く絶縁性が高い膜となるので,隣接電極間の電気的絶縁が保たれる。また,結晶化の程度も小さいので,平滑なモホロジーを有する膜が形成される。
請求項（抜粋）：
複数個のコンデンサが並列に配置される構造を持つ半導体記憶装置において,当該コンデンサの少なくとも一つの電極と,電極間に配置された第1の絶縁膜と,コンデンサの誘電体として作用する第2の絶縁膜とが存在し,かつ,第1の絶縁膜が第2の絶縁膜の構成元素を主要な構成元素として持ち,かつ,第2の絶縁膜は,第1の絶縁膜と接した部分において誘電率が小さくなっていること特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 325 J ,  H01L 27/04 C
引用特許：
審査官引用 (4件)
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