特許
J-GLOBAL ID:200903080511709767

電界効果型トランジスタ及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 畑 泰之
公報種別:公開公報
出願番号(国際出願番号):特願平11-052322
公開番号(公開出願番号):特開2000-252471
出願日: 1999年03月01日
公開日(公表日): 2000年09月14日
要約:
【要約】【課題】 SOI-MOSFET等において、寄生容量を抑制しながら、余剰な正孔を排出する経路を設ける。【解決手段】 半導体基板1上に絶縁膜を介して半導体層3が設けられ、半導体層3上にゲート絶縁膜7を介してゲート電極8が形成され、ゲート電極下部の半導体層は不純物が低濃度に導入されたチャネル形成領域5をなし、チャネル形成領域5に接する領域に、チャネル形成領域の表面よりもその表面が下方に位置するキャリア流路領域12がある幅をもって形成され、キャリア流路領域はボディコンタクトに接続される。
請求項(抜粋):
絶縁体基板上のある領域、または半導体基板上に形成された絶縁膜上のある領域において半導体層が形成されると共に、当該半導体層の一部と、当該半導体層上の少なくとも一部の領域に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に所定の方向に配置して形成されたゲート電極と、当該ゲート電極の両側の半導体層中に形成されたソース/ドレイン領域とから構成された素子領域と、当該素子領域に隣接して、当該半導体層の一部と、当該半導体層上に形成された当該ゲート絶縁膜よりも厚いフィールド絶縁膜と、当該フィールド絶縁膜上に形成されたゲート電極とから構成されたキャリア流路領域と、当該素子領域と当該キャリア流路領域の両者を除く当該絶縁膜上の領域においては、当該絶縁体上に当該半導体層を介すか、介さずに当該フィールド絶縁膜が設けられた素子分離領域とが設けられており、当該素子領域では、当該ゲート電極の下部に位置し、当該ゲート電極に沿って当該半導体層内に形成され、且つ当該ソース/ドレイン領域によって挟まれる様に形成されているチャネル形成領域が設けられている電界効果型トランジスタであって、当該トランジスタは、更に当該チャネル形成領域の少なくとも一方の端部に於ける当該半導体層には、略急峻な壁部が設けられていると共に、当該半導体層の一部が当該壁部の下方部分から当該キャリヤー流路領域を横断する様に、当該分離素子領域へ向かう方向に延在するキャリヤー流路が形成されていると共に、当該キャリヤー流路領域を構成する当該半導体層の上部表面が略平坦状に形成されており且つ、少なくともゲート電極下の一部の領域に於いては、当該上部表面の位置が、当該チャネル形成領域を形成している当該半導体層の上部表面位置よりも低い位置に形成されている事を特徴とする電界効果型トランジスタ。
FI (2件):
H01L 29/78 626 B ,  H01L 29/78 618 C
Fターム (42件):
5F110AA02 ,  5F110AA06 ,  5F110AA15 ,  5F110AA18 ,  5F110CC02 ,  5F110DD05 ,  5F110DD24 ,  5F110EE09 ,  5F110EE25 ,  5F110EE29 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF23 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG23 ,  5F110GG24 ,  5F110GG29 ,  5F110GG32 ,  5F110GG34 ,  5F110GG42 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HK09 ,  5F110HM02 ,  5F110HM04 ,  5F110HM05 ,  5F110HM15 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ11 ,  5F110QQ16 ,  5F110QQ19
引用特許:
審査官引用 (1件)

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