半導体装置及びその製造方法並びに半導体装置の設計方法

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出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-177091
公開番号（公開出願番号）：特開2000-243973
出願日： 1999年06月23日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】基板浮遊効果の低減を図ったSOI構造の半導体装置を得る。【解決手段】 SOI層3の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜31によって分離される。NMOSトランジスタ間を分離する部分酸化膜31の下層にp型のウェル領域11が形成され、PMOSトランジスタ間を分離する部分酸化膜31の下層にn型のウェル領域12が形成され、NMOSトランジスタ,PMOSトランジスタ間を分離する部分酸化膜31の下層にp型のウェル領域11及びn型のウェル領域12が隣接して形成される。ボディー領域は隣接するウェル領域11に接している。層間絶縁膜4上に形成された配線層は、層間絶縁膜4中に設けられたボディーコンタクトを介してボディー領域と電気的に接続される。

請求項（抜粋）：

半導体基板、埋め込み絶縁層及びSOI層3からなるSOI構造の半導体装置であって、前記SOI層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、前記SOI層に設けられ、前記複数の素子形成領域間を絶縁素子分離する素子分離領域と、前記SOI層に設けられ、外部から電位固定可能なボディー領域とを備え、前記素子分離領域のうち少なくとも一部の領域は、上層部に設けられた部分絶縁領域と下層部に存在する前記SOI層の一部である半導体領域とから構成される部分分離領域を含み、前記半導体領域は、前記複数の前記素子形成領域のうちの少なくとも1つの素子形成領域及び前記ボディー領域と接して形成されることを特徴とする、半導体装置。

IPC (3件)：

H01L 29/786 , H01L 21/762 , H01L 27/08 331

FI (4件)：

H01L 29/78 626 B , H01L 27/08 331 E , H01L 21/76 D , H01L 29/78 621

Fターム (53件)：

5F032AA01 , 5F032AA07 , 5F032AA34 , 5F032AA44 , 5F032AA77 , 5F032BA03 , 5F032BA06 , 5F032CA17 , 5F032CA20 , 5F032CA21 , 5F032DA01 , 5F032DA12 , 5F032DA22 , 5F032DA33 , 5F032DA43 , 5F032DA44 , 5F032DA77 , 5F048AA00 , 5F048AA03 , 5F048AB03 , 5F048AB06 , 5F048AB07 , 5F048AB10 , 5F048AC04 , 5F048AC10 , 5F048BA09 , 5F048BB03 , 5F048BB15 , 5F048BC11 , 5F048BC16 , 5F048BG01 , 5F048BG07 , 5F048BG14 , 5F048CC01 , 5F048CC15 , 5F048CC19 , 5F110AA15 , 5F110AA21 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110DD24 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110GG24 , 5F110HK05 , 5F110HL03 , 5F110HM02 , 5F110NN02 , 5F110NN13 , 5F110QQ30

引用特許：

審査官引用 (6件)

半導体装置
公報種別：公開公報出願番号：特願平7-332930 出願人：株式会社東芝
半導体装置とその製造方法
公報種別：公開公報出願番号：特願平5-029494 出願人：セイコー電子工業株式会社
半導体装置とその製造方法
公報種別：公開公報出願番号：特願平6-316129 出願人：シチズン時計株式会社

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