特許
J-GLOBAL ID：200903080592758309

半導体装置およびその製造方法

発明者：
大湯 靜憲

大湯 靜憲 について

, 
高石 芳宏

高石 芳宏 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (4件)： 宮崎 昭夫 ,  岩田 慎一 ,  緒方 雅昭 ,  石橋 政幸
公報種別：公開公報
出願番号（国際出願番号）：特願2003-374283
公開番号（公開出願番号）：特開2005-142203
出願日： 2003年11月04日
公開日（公表日）： 2005年06月02日
要約：
【課題】 溝埋め込み型のゲート電極を有するトランジスタを小型化し、溝の底部のコーナー部分の曲率を小さくしつつ、サブスレッショルド係数を小さく抑える。【解決手段】 p型ウエル層2と、p型チャネルドープ層4と、ソース領域およびドレイン領域となるn型拡散層5とを有する基板に溝埋め込み型のゲート電極3が設けられている。基板とゲート電極3の間に位置するゲート酸化膜6は、ゲート電極3が埋め込まれた溝の底部のコーナー部分のみが部分的に薄く4nmであり、それ以外の部分は厚さ7nmである。【選択図】図1
請求項（抜粋）：
溝埋め込み型のゲート電極を有するMOS(Metal Oxide Semiconductor)トランジスタ構造を含む半導体装置において、 前記ゲート電極が埋め込まれた溝に設けられているゲート酸化膜は、前記溝の底部のコーナー部分の厚さが、少なくとも前記溝の側壁部分の厚さよりも薄いことを特徴とする半導体装置。
IPC (3件)：
H01L29/78 ,  H01L21/8242 ,  H01L27/108
FI (3件)：
H01L29/78 301V ,  H01L27/10 671B ,  H01L27/10 621C
Fターム (51件)：
5F083AD01 ,  5F083AD04 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA01 ,  5F083MA06 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01 ,  5F083PR05 ,  5F083PR07 ,  5F083PR12 ,  5F083PR29 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F140AA24 ,  5F140AA30 ,  5F140AB09 ,  5F140AC32 ,  5F140BB04 ,  5F140BB06 ,  5F140BB13 ,  5F140BC06 ,  5F140BC17 ,  5F140BD18 ,  5F140BE07 ,  5F140BF04 ,  5F140BF07 ,  5F140BF11 ,  5F140BF13 ,  5F140BF18 ,  5F140BF40 ,  5F140BF43 ,  5F140BF44 ,  5F140BF60 ,  5F140BG27 ,  5F140BG37 ,  5F140BJ23 ,  5F140BJ27 ,  5F140BK13 ,  5F140BK21 ,  5F140CB04 ,  5F140CE07 ,  5F140CE14 ,  5F140CE19
引用特許：
出願人引用 (2件)

前のページに戻る

TOP

BOTTOM