特許
J-GLOBAL ID：200903080607413737
スイッチング回路
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-188446
公開番号（公開出願番号）：特開2007-014059
出願日： 2005年06月28日
公開日（公表日）： 2007年01月18日
要約：
【課題】 本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子のMOSFETと同期整流用素子のMOSFETのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。【解決手段】 主スイッチング素子としてのハイサイドMOSFET1と同期整流用素子としてのローサイドMOSFET20とを備えるスイッチング回路において、ローサイドMOSFET20に流れる電流を検出する第1の電流検出手段と、ローサイドMOSFET20の寄生ダイオード9に流れる電流を検出する第2の電流検出手段とを備え、第1の電流検出手段により検出される貫通電流と第2の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、ハイサイドMOSFET1及びローサイドMOSFET20に対するゲート信号を出力することを特徴とするスイッチング回路。【選択図】 図1
請求項（抜粋）：
主スイッチング素子としての第1のスイッチと同期整流用素子としての第2のスイッチとを備えるスイッチング回路において、
第2のスイッチに流れる電流を検出する第1の電流検出手段と、
第2のスイッチの寄生ダイオードに流れる電流を検出する第2の電流検出手段とを備え、
第1の電流検出手段により検出される貫通電流と第2の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第1のスイッチ及び第2のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路。
IPC (2件)：
FI (2件)：
Fターム (15件)：
5H730AA14
, 5H730AS01
, 5H730AS05
, 5H730BB03
, 5H730BB04
, 5H730BB09
, 5H730DD04
, 5H730DD16
, 5H730DD32
, 5H730FD53
, 5H730FD57
, 5H740BA12
, 5H740BB05
, 5H740BC01
, 5H740BC02
出願人引用 (1件)
-
降圧型DC-DCコンバータ
公報種別：公開公報
出願番号：特願2003-105021
出願人：富士電機デバイステクノロジー株式会社
前のページに戻る
