特許

J-GLOBAL ID：200903080736041536

負昇圧回路

発明者： 有賀 理恵
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-172454
公開番号（公開出願番号）：特開2000-011673
出願日： 1998年06月19日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 Nチャンネル型MOSトランジスタを用いた構成でありながら、寄生バイポーラトランジスタのリークと基板バイアス効果を抑え、低電圧で効率の良い負昇圧回路を提供する【解決手段】 トリプルウェルプロセスにおいて負昇圧回路をNチャンネル型MOSトランジスタ81-88を用いて構成する場合、Nチャンネル型MOSトランジスタ81-88の基板電位をフローティングにすることにより、基板バイアス効果によるトランジスタのしきい値の上昇を抑え、昇圧動作に起因する基板からの順方向電流による寄生NPNトランジスタのコレクタ電流を抑える。また、昇圧動作の起動時にPW基板の電位をPチャンネル型MOSトランジスタ111-118で接地電位にしておくことにより、Nチャンネル型MOSトランジスタ81-88の基板バイアス効果を無くして2V以下での昇圧を可能にする。

請求項（抜粋）：

低電圧から負の高電圧を発生するためのチャージポンプ方式の負昇圧回路であって、トリプルウェルプロセスでNチャンネル型MOSトランジスタを用いて構成され、前記Nチャンネル型MOSトランジスタの基板電位を各々独立にしてフローティング状態とすることにより基板バイアス効果によるトランジスタのしきい値の上昇を抑えると共に、昇圧動作に起因する基板からの順方向電流による寄生NPNトランジスタのコレクタ電流を抑えることを特徴とする負昇圧回路。

IPC (4件)：

G11C 16/06 ,  H01L 27/04 ,  H01L 21/822 ,  H02M 3/07

FI (3件)：

G11C 17/00 632 B ,  H02M 3/07 ,  H01L 27/04 G

Fターム (13件)：

5B025AD10 ,  5B025AE07 ,  5F038BG03 ,  5F038BG05 ,  5F038BG08 ,  5F038DF05 ,  5F038EZ20 ,  5H730AA14 ,  5H730BB02 ,  5H730BB05 ,  5H730BB57 ,  5H730DD04 ,  5H730ZZ15

引用特許：

審査官引用 (1件)

• チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置
  公報種別：公開公報   出願番号：特願平10-095525   出願人：サムスンエレクトロニクスカンパニーリミテッド