特許

J-GLOBAL ID：200903081016593007

接合型電界効果トランジスタ及びその製造方法

発明者： 和田 茂己 ,  古畑 直規
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平7-100343
公開番号（公開出願番号）：特開平8-274115
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】 ゲート長を容易に短縮することができ、さらにゲート寄生抵抗とゲート寄生容量の両方を低減化して素子の高性能化を図ることができる接合型電界効果トランジスタ及びその製造方法を提供すること。【構成】 第1導電型のチャネル層(i-GaAsチャネル層103)上に形成された第1導電型の電子供給層(n-AlGaAs電子供給層105)上に、第2導電型のゲート層(P+-GaAsゲート層109)が設けられた接合型電界効果トランジスタにおいて、前記ゲート層(109)は、基板より垂直に立ち上がっている下側部分とチャネル長方向に両側に張り出した上側部分とを有し、その断面形状がT字型もしくはY字型をなしている構造を有する接合型電界効果トランジスタ。

請求項（抜粋）：

第1導電型のチャネル層上又は該チャネル層上に形成された第1導電型の電子供給層上に、第2導電型のゲート層が設けられた接合型電界効果トランジスタにおいて、前記ゲート層は、基板より垂直に立ち上がっている下側部分と該下側部分からチャネル長方向に両側に張り出した上側部分とを有し、その断面形状がT字型もしくはY字型をなしていることを特徴とする接合型電界効果トランジスタ。

IPC (2件)：

H01L 21/337 ,  H01L 29/808

引用特許：

審査官引用 (3件)

• 特開平4-211135
  
• ダイヤモンドFETの製造方法
  公報種別：公開公報   出願番号：特願平3-180898   出願人：住友電気工業株式会社
• 特開平3-145737