特許

J-GLOBAL ID：200903081077292565

半導体メモリ素子

発明者： 奥藤 章 ,  伊藤 康幸
出願人/特許権者： シャープ株式会社
代理人 (1件)： 梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-202789
公開番号（公開出願番号）：特開平11-054713
出願日： 1997年07月29日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】 IrO2、RuO2、RhO2等の酸化物電極を用いると強誘電体特有の分極値と印加電界の相関を示すヒステリシスループの非対称、リーク電流密度の増加などの劣化を引き起こしていた。【解決手段】 強誘電体膜であるPZT膜11に直接接するように、上部電極15として、白金とロジウムとの合金酸化膜を形成する。

請求項（抜粋）：

下部電極と上部電極とで、強誘電体膜又は高誘電体膜を挟み込む強誘電体キャパシタ又は高誘電体キャパシタを有する半導体メモリ素子において、上記上部電極の内、上記強誘電体膜又は高誘電体膜表面と直接接する位置に白金とロジウムとの合金酸化膜が形成されていることを特徴とする半導体メモリ素子。

IPC (8件)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371

引用特許：

審査官引用 (1件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-007666   出願人：株式会社東芝