特許

J-GLOBAL ID：200903081235182659

降圧回路及びこれを内蔵した半導体集積回路

発明者： 内田 敏也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平5-171433
公開番号（公開出願番号）：特開平7-030334
出願日： 1993年07月12日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】半導体集積回路の内部電源電圧を安定に保ち、かつ、低消費電力化を図る。【構成】差動増幅回路22により出力トランジスタ21のゲ-ト電圧VG1を制御して、内部電源電圧VIIが低下したときに出力トランジスタ21に流れる電流を増加させ、かつ、内部電源電圧VIIが上昇したときに該電流を減少させ、差動増幅回路24により差動増幅回路22の電流源としてのトランジスタ45のゲート電圧VG2を制御して、内部電源電圧VIIが低下したときにトランジスタ45に流れる電流を増加させ、内部電源電圧VIIが上昇したときにトランジスタ45に流れる電流を減少させる。

請求項（抜粋）：

第1電源配線(SC)上の第1電源電圧(VCC)を降下させて第2電源電圧(VII)を生成し、該第2電源電圧を第2電源配線(SI)に取り出し、該第2電源電圧を一定に制御する降圧回路(20A)において、電流入力端が該第1電源配線に接続され、電流出力端が該第2電源配線に接続され、該電流入力端から該電流出力端へ流れる貫通電流が制御入力端の電圧(VG1)により制御される出力トランジスタ(21)と、直流の基準電圧(VS)を生成して出力端から取り出す基準電圧発生回路(23)と、第1トランジスタ(41)の制御入力端が該基準電圧の出力端に接続され、第2トランジスタ(42)の制御入力端が該第2電源配線に接続され、該第1トランジスタに流れる電流と該第2トランジスタに流れる電流との和が第1電流源(45)に流れ、該和が該第1電流源の制御入力端の電圧(VG2)で制御され、該第1トランジスタに流れる電流の変動成分又は該第2トランジスタに流れる電流の変動成分(-ΔI1)が第1出力端(T1)から取り出され、該第1出力端が該出力トランジスタの該制御入力端に接続されて、該第2電源電圧が低下したときに該出力トランジスタに流れる該貫通電流を増加させ、該第2電源電圧が上昇したときに該貫通電流を減少させる第1差動増幅回路(22)と、第3トランジスタ(51)の制御入力端が該基準電圧の出力端に接続され、第4トランジスタ(52)の制御入力端が該第2電源配線に接続され、該第3トランジスタに流れる電流と該第4トランジスタに流れる電流との和が第2電流源(55)に流れ、該和が一定にされ、該第3トランジスタに流れる電流の変動成分(ΔI2)又は該第4トランジスタに流れる電流の変動成分が第2出力端(T2)から取り出され、該第2出力端が該第1電流源の該制御入力端に接続されて、該第2電源電圧が低下したときに該第1電流源に流れる電流を増加させ、該第2電源電圧が上昇したときに該第1電流源に流れる電流を減少させる第2差動増幅回路(24)と、を有することを特徴とする降圧回路。

IPC (3件)：

H03F 1/02 ,  G05F 1/56 310 ,  H03K 19/00

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-254442   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平3-158912
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-244853   出願人：日本電気株式会社