データ処理システム及び制御方法

発明者： ,
出願人/特許権者：
代理人 (1件)：合田潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-183618
公開番号（公開出願番号）：特開平7-121442
出願日： 1994年08月04日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】マルチレベルのキャッシュをもつマルチプロセッサにおけるキャッシュを管理するための方法及びシステムを提供する。【構成】内包アーキテクチャ及び手順が規定され、L2キャッシュがL1キャッシュを、主メモリやI/Oの読取り/書込み動作等のL2における外部からの通信から遮蔽する。基本的内包はL1キャッシュからL2キャッシュへの特別な通信を排除する一方、L2におけるL1に関する適切な知識を保持することによりL1の無効化を最小限とする。プロセッサ性能は、通信の減少及び無効化の低減によって改善される。プロセッサ及びL1キャッシュは、ストアイン方式を実行する。L2キャッシュは、L2キャッシュのデータ・ラインと関連するL1キャッシュに存在する対応するラインとの間の関係をキャッシュ・ラインによって示すために内包ビットを利用する。

請求項（抜粋）：

データのラインに対してストアイン方式を用いる各々のプロセッサとそれぞれ関連する複数の第1のレベルのキャッシュと、前記第1のレベルのキャッシュとそれぞれ関連し、該関連する第1のレベルのキャッシュに記憶された前記データのラインのスーパセットを記憶する複数の第2のレベルのキャッシュと、第2のレベルのキャッシュ・ラインが関連する第1のレベルのキャッシュへロードされたときに該第2のレベルのキャッシュ・ラインをマーキングし、かつ該ラインが関連する第1のレベルのキャッシュからのラインで置換されたときは該第2のレベルのキャッシュ・ラインから該マーキングを取除くための手段と、第2のレベルのキャッシュの対応するラインの問合せに応答してマーキングされたラインをもつ第1のレベルのキャッシュを選択的に問合せるための手段とを有するデータ処理システム。

引用特許：

審査官引用 (5件)

特開昭60-138653
階層キヤツシユ・メモリ装置
公報種別：公開公報出願番号：特願平3-180445 出願人：工業技術院長
特開平4-357541

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