特許

J-GLOBAL ID：200903081400140567

半導体装置の製造方法

発明者： 大溝 尚子 ,  芳村 淳 ,  松井 幹雄 ,  佐藤 隆夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-149341
公開番号（公開出願番号）：特開2002-343934
出願日： 2001年05月18日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】工程数を削減するとともに、積層するための部材を不要にして低コスト化を図れる半導体装置の製造方法を提供することを目的としている。【解決手段】積層パッケージにおいて、PTP基板に半導体チップを実装した後(ステップ1)、複数枚のPTP基板と、両面に接着剤が塗布されたコア基板とを、三次元的に位置決めして積層し、接着剤が硬化せずに溶融する温度にて熱圧着を行い、接着剤のタック力にて仮固定する(ステップ2)。その後、PTP基板を複数枚仮固定したコア基板を複数枚積層し(ステップ3)、熱プレスにより各層を接着する(ステップ4)ことを特徴としている。製造工程数を削減するとともに、積層するための部材を不要にして低コスト化を図れる。また、スペーサ等の積層するための部材が不要であるので、積層パッケージの薄厚化も図れる。

請求項（抜粋）：

第1の接続電極と、この第1の接続電極に電気的に接続された第1の配線と、第1のアライメントマークとを備えた基板に、上記第1の配線と電気的に接続した状態で半導体素子を実装する工程と、第2の接続電極と、この第2の接続電極に電気的に接続された第2の配線とを備え両面に接着剤層が形成されたコア基板と、上記半導体素子を実装した基板とを上記第1のアライメントマークの認識により位置決めして積層し、上記接着剤が硬化せずに溶融する温度にて熱圧着を行い、接着剤のタック力にて上記半導体素子を実装した基板を上記コア基板に仮固定する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

引用特許：

審査官引用 (2件)

• 特開平4-192554
  
• 半導体チツプの実装構造
  公報種別：公開公報   出願番号：特願平3-234307   出願人：富士通株式会社