特許
J-GLOBAL ID：200903081468596216

半導体装置及びその製造方法

発明者：
山田 敬

山田 敬 について

, 
永野 元

永野 元 について

, 
浜本 毅司

浜本 毅司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-209311
公開番号（公開出願番号）：特開2005-072084
出願日： 2003年08月28日
公開日（公表日）： 2005年03月17日
要約：
【課題】SOI領域とバルク領域との境界部における素子分離領域のスペースを縮小する。【解決手段】半導体装置は、SOI領域とバルク領域とを有する基板11と、SOI領域における基板11上に設けられた第1の絶縁膜12と、バルク領域における基板11上に設けられ、第1の絶縁膜12の上面よりも高い上面を有するエピタキシャル層17と、このエピタキシャル層17と隙間を有して第1の絶縁膜12上に設けられ、エピタキシャル層17の上面とほぼ等しい高さの上面を有する半導体層13と、前記隙間に設けられ、エピタキシャル層17の上面及び半導体層13の上面とほぼ等しい高さの上面を有する素子分離絶縁膜16aとを具備する。【選択図】 図1
請求項（抜粋）：
第1乃至第4の領域を有する基板と、 前記第1の領域における前記基板上に設けられた第1の絶縁膜と、 前記第2の領域における前記基板上に設けられ、前記第1の絶縁膜の上面よりも高い上面を有する第1のエピタキシャル層と、 前記第1のエピタキシャル層と隙間を有して前記第1の絶縁膜上に設けられ、前記第1のエピタキシャル層の前記上面とほぼ等しい高さの上面を有する第1の半導体層と、 前記隙間に設けられ、前記第1のエピタキシャル層の前記上面及び前記第1の半導体層の前記上面とほぼ等しい高さの上面を有する素子分離絶縁膜と を具備することを特徴とする半導体装置。
IPC (11件)：
H01L21/762 ,  H01L21/76 ,  H01L21/8234 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L27/12 ,  H01L29/788 ,  H01L29/792
FI (10件)：
H01L21/76 D ,  H01L27/08 331A ,  H01L27/08 331E ,  H01L27/10 461 ,  H01L27/12 L ,  H01L21/76 L ,  H01L27/08 102B ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 E
Fターム (46件)：
5F032AA01 ,  5F032AA34 ,  5F032AA82 ,  5F032BA01 ,  5F032CA17 ,  5F032CA23 ,  5F032DA12 ,  5F032DA16 ,  5F032DA23 ,  5F032DA25 ,  5F032DA26 ,  5F032DA27 ,  5F032DA30 ,  5F032DA33 ,  5F048AA01 ,  5F048AB01 ,  5F048AC01 ,  5F048BA09 ,  5F048BA16 ,  5F048BA19 ,  5F048BB01 ,  5F048BB12 ,  5F048BG06 ,  5F048BG14 ,  5F083EP18 ,  5F083EP23 ,  5F083GA27 ,  5F083HA02 ,  5F083JA04 ,  5F083JA34 ,  5F083PR03 ,  5F083PR09 ,  5F083PR25 ,  5F083PR40 ,  5F083PR44 ,  5F083ZA07 ,  5F083ZA12 ,  5F101BA07 ,  5F101BA46 ,  5F101BB05 ,  5F101BD30 ,  5F101BD35 ,  5F101BE07 ,  5F101BH01 ,  5F101BH11 ,  5F101BH13
引用特許：
審査官引用 (2件)

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