特許
J-GLOBAL ID：200903081647434784

半導体メモリ装置

発明者：
菊池 秀和

菊池 秀和 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-132094
公開番号（公開出願番号）：特開平11-330414
出願日： 1998年05月14日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 本発明の目的は、現在用いられている製造工程の大幅な変更をすることなく、センスアンプを制御する制御信号の遅延を効果的に抑制することのできる半導体メモリ装置を提供することである。【解決手段】 メモリセルアレイ100内の所望のビット線対とビット線対との間には、ダミービット線対DBL、/DBLが配置されている。このダミービット線対DBL、/DBLはメモリセルに記憶されたデータの読み出し等の通常動作に関係のないものなので、ダミービット線対DBL、/DBLに隣接するセンスアンプアレイ110内の領域XにはセンスアンプSAを配置する必要がない。これによりセンスアンプアレイ110内に空き領域Xが形成される。この領域Xは、少なくともダミービット線対間の幅Wを有する。この領域Xには、センスアンプ制御信号線SLAと低抵抗センスアンプ制御信号線SLBとを電気的に接続するコンタクト部Cが形成される。すなわち、領域Xがセンスアンプ制御信号線のシャント領域として利用される。
請求項（抜粋）：
行方向に延在し第1の抵抗値を有する複数のワード線と、列方向に延在する複数のビット線対と、前記複数のワード線と前記複数のビット線対との間に接続された複数のメモリセルとを備えたメモリセルアレイと、前記複数のビット線対にそれぞれ接続され、センスアンプ制御信号に応答し前記複数のビット線対間の電位差をそれぞれ増幅する複数のセンスアンプと、前記第2の抵抗値を有し、前記センスアンプ制御信号を前記複数のセンスアンプに与えるセンスアンプ制御信号線とが配置され、前記メモリセルアレイに隣接して設けられたセンスアンプアレイとを有する半導体メモリ装置において、前記メモリセルアレイ内の前記列方向に所定の間隔を有して設けられた第1及び第2のシャント領域であって、前記複数のワード線と実質的に平行に延在し前記第1の抵抗値より低い第3の抵抗値を有する複数の第1の低抵抗配線と前記複数のワード線とをそれぞれ接続する複数のワード線接続部が形成された前記第1及び第2のシャント領域と、前記メモリセルアレイ内の前記第1のシャント領域と前記第2のシャント領域との間の前記ビット線対とビット線対との間に配置されたダミービット線対であって、このダミービット線対は所定幅を有し、前記複数のセンスアンプとは未接続である前記ダミービット線対と、少なくとも前記所定幅を有し、前記ダミービット線対に隣接する前記センスアンプアレイ内の第3のシャント領域であって、前記センスアンプ制御信号線と実質的に平行に延在し前記第2の抵抗値より低い第4の抵抗値を有する第2の低抵抗配線と前記センスアンプ制御信号線とを接続するセンスアンプ信号線接続部が形成された前記第3のシャント領域とを有することを特徴とする半導体メモリ装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/409 ,  G11C 11/401
FI (5件)：
H01L 27/10 681 C ,  G11C 11/34 353 E ,  G11C 11/34 371 K ,  H01L 27/10 681 A ,  H01L 27/10 681 B
引用特許：
審査官引用 (7件)
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