特許

J-GLOBAL ID：200903081950945031

半導体記憶装置

発明者： 田口 眞男
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-043728
公開番号（公開出願番号）：特開平5-242673
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：

【要約】【目的】 本発明は、半導体記憶装置、特に半導体記憶装置のコラム選択ゲートに関し、回路のレイアウト面積を減少させることができる半導体記憶装置を提供する。【構成】 一対のビット線BL、BLXと、データバスDBと、コラム選択信号CSに基づき前記ビット線BL、BLXと前記データバスDBとを接続するコラム選択ゲート14と、を含む半導体記憶装置において、前記コラム選択ゲート14は、一対のビット線BL、BLXにそれぞれのゲートが接続され差動対を構成する第1、第2トランジスタQ1 、Q2 と、コラム選択信号CSに基づき、前記第1、第2トランジスタQ1 、Q2 のそれぞれのドレインと前記データバスDBとを接続する第6、第5トランジスタQ6 、Q5 と、書込信号Wに基づき、前記第1トランジスタQ1 のゲートと前記第5トランジスタQ5 とを、前記第2トランジスタQ2 のゲートと前記第6トランジスタQ6 とを、それぞれ接続する第3、第4トランジスタQ3 、Q4 と、を備えるように構成する。

請求項（抜粋）：

一対のビット線(BL、BLX)と、データバス(DB)と、コラム選択信号(CS)に基づき前記ビット線(BL、BLX)と前記データバス(DB)とを接続するコラム選択ゲート(14)と、を含む半導体記憶装置において、前記コラム選択ゲート(14)は、一対のビット線(BL、BLX)にそれぞれのゲートが接続され差動対を構成する第1、第2トランジスタ(Q1 、Q2 )と、コラム選択信号(CS)に基づき、前記第1、第2トランジスタ(Q1 、Q2)のそれぞれのドレインと前記データバス(DB)とを接続する第6、第5トランジスタ(Q6 、Q5 )と、書込信号(W)に基づき、前記第1トランジスタ(Q1 )のゲートと前記第5トランジスタ(Q5 )とを、前記第2トランジスタ(Q2 )のゲートと前記第6トランジスタ(Q6 )とを、それぞれ接続する第3、第4トランジスタ(Q3 、Q4 )と、を備えることを特徴とする半導体記憶装置。

引用特許：

審査官引用 (3件)

• 特開平1-264692
  
• 特公昭44-028803
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-204912   出願人：三洋電機株式会社