半導体集積回路装置

発明者： ,
出願人/特許権者：
代理人 (1件)：宮井暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-064243
公開番号（公開出願番号）：特開2000-260885
出願日： 1999年03月11日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】レイアウト面積の増大を抑え、2トランジスタ1キャパシタ型DRAMコアとして最適なレイアウト構成を有する半導体集積回路装置を提供する。【解決手段】2トランジスタ1キャパシタ型DRAMのメモリセルアレイ1を、オープンビット線方式で構成する。また1本のスルービット線と、センスアンプに接続されるトゥルービット線とバービット線の合計3本のビット線を有するセンスアンプ・ユニットセルを、複数個1列にアレイ配置することで、一方のセンスアンプ列3aを構成し、センスアンプ・ユニットセルを180度回転配置して、他方のセンスアンプ列3bを構成する。また隣り合った2本のビット線を接続してダミーメモリセルアレイ2を構成する。

請求項（抜粋）：

2ポートを構成する2トランジスタ1キャパシタ型DRAMの複数のメモリセルアレイと、これらのメモリセルアレイの間に配置され、センスアンプを挟んでビット線方向に延びたビット線対の一方が前記メモリセルアレイの一方に延びかつ前記ビット線対の他方が前記メモリセルアレイの他方に延びたセンスアンプ列とを備え、前記メモリセルアレイと前記センスアンプ列とをオープンビット線方式で接続したことを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 21/8242 , H01L 27/108 , G11C 11/41 , G11C 11/405 , G11C 11/401 , H01L 27/10 471

FI (6件)：

H01L 27/10 321 , H01L 27/10 471 , G11C 11/34 345 , G11C 11/34 352 B , G11C 11/34 362 B , G11C 11/34 362 G

Fターム (26件)：

5B015JJ14 , 5B015JJ31 , 5B015JJ36 , 5B015KA13 , 5B015KA38 , 5B015NN01 , 5B015PP02 , 5B015PP07 , 5B015QQ15 , 5B024AA03 , 5B024AA07 , 5B024BA03 , 5B024BA05 , 5B024CA07 , 5B024CA18 , 5B024CA21 , 5F083AD69 , 5F083LA01 , 5F083LA03 , 5F083LA10 , 5F083LA11 , 5F083LA12 , 5F083LA13 , 5F083LA17 , 5F083ZA10 , 5F083ZA28

引用特許：

審査官引用 (2件)

特開平4-259981
ダイナミック型半導体記憶装置
公報種別：公開公報出願番号：特願平6-043883 出願人：株式会社東芝

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