特許
J-GLOBAL ID：200903082649731359
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-233874
公開番号（公開出願番号）：特開2000-068405
出願日： 1998年08月20日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】 メモリまたはメモリ-ロジック混載チップをCSP構造でパッケージ化するにあたって、多ピン化が図れ、品種切替えも可能で互換性に優れ、またパッケージサイズを必要最小限で構成することができる。【解決手段】 電極パッド12を有する半導体チップ11と、その電極パッド形成面11aが素子搭載面13aに接着剤を介して固定され素子搭載面と反対側の面13bに外部接続用の外部端子(ボールバンプ15)が設けられるとともに各外部端子に接続される配線導体16,17,18が形成されている多層配線基板によるベース基板13を備えている。ベース基板の前記半導体素子側の各電極パッドに対応する位置に、少なくとも電極パッドの一つが露出するような大きさを有するスリット25を穿設し、スリットを通して配線導体とチップ側の電極パッドとをボンディングワイヤ26によりワイヤボンディング接続する。
請求項（抜粋）：
電極パッドを一側面に所定の配列パターンで形成した半導体素子と、前記半導体素子の電極パッド形成面が素子搭載面に接着剤を介して固定され、この素子搭載面と反対側の面に外部接続用の外部端子が所定の配列パターンで設けられるとともにこれら各外部端子に接続される配線導体が形成されているベース基板を備え、前記ベース基板の前記半導体素子側の各電極パッドに対応する位置に、少なくとも前記電極パッドの一つが露出するような大きさを有するスリットを穿設し、前記スリットを通して前記配線導体と前記半導体素子側の電極パッドとをワイヤボンディングによって電気的に接続したことを特徴とする半導体装置。
IPC (2件)：
H01L 23/12
, H01L 21/60 301
H01L 23/12 N
, H01L 21/60 301 A
