特許

J-GLOBAL ID：200903082652771930

半導体装置およびその製造方法

発明者： 山本 一郎
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-277603
公開番号（公開出願番号）：特開2003-086798
出願日： 2001年09月13日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 PMOSトランジスタのゲート電極中にGeを導入してBの活性化率を高めた半導体装置において、ゲート電極の表面に金属サリサイド層を好適に形成してゲート電極の低抵抗化を実現した半導体装置とその製造方法を提供する。【解決手段】PMOSトランジスタのゲート電極7Pはa-Si膜71及びSiGe膜72からなる下層膜と、その上のポリシリコン膜73、バリア膜(SiO)74、キャップシリコン膜(a-Si)75からなる上層膜と、キャップシリコン膜75の表面に形成された金属シリサイド層12とを備えている。SiGe膜72中に含まれるGeによってPMOSトランジスタのゲート電極に注入されたP型不純物の活性化率が改善され、ゲート絶縁膜6との界面での空乏層が抑制され、PMOSトランジスタの特性劣化が防止される。また、バリア膜74によってGeがキャップシリコン膜75の表面にまで拡散することが防止でき、キャップシリコン膜75の表面に形成する金属シリサイド層12の凝集を防止し、均一でかつ低抵抗な金属シリサイド層が形成可能となる。

請求項（抜粋）：

MOSトランジスタを備える半導体装置であって、前記MOSトランジスタのゲート電極はGe(ゲルマニウム)を含むシリコン膜を有する下層膜と、その上のシリコン膜を有する上層膜と、前記上層膜の表面に形成された金属シリサイド層とを備え、前記上層膜中には前記Geの拡散を防ぐバリア膜を備えることを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092

FI (4件)：

H01L 21/28 301 D ,  H01L 29/78 301 G ,  H01L 27/08 321 D ,  H01L 27/08 321 F

Fターム (55件)：

4M104AA01 ,  4M104BB01 ,  4M104BB38 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD55 ,  4M104DD78 ,  4M104DD84 ,  4M104EE08 ,  4M104EE17 ,  4M104FF14 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F048AC03 ,  5F048BA01 ,  5F048BB13 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F140AA00 ,  5F140AA21 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BA16 ,  5F140BE07 ,  5F140BF04 ,  5F140BF14 ,  5F140BF22 ,  5F140BF23 ,  5F140BF24 ,  5F140BF28 ,  5F140BF30 ,  5F140BF33 ,  5F140BF34 ,  5F140BF35 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK21 ,  5F140BK34 ,  5F140CB04 ,  5F140CF04 ,  5F140CF07

引用特許：

審査官引用 (2件)

• 特許第6255149号
  
• 半導体集積回路及びその製造方法
  公報種別：公開公報   出願番号：特願平10-326973   出願人：株式会社東芝