特許

J-GLOBAL ID：200903082880748485

浮動小数点加減算器

発明者： 安達 竜三
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平5-316095
公開番号（公開出願番号）：特開平7-146778
出願日： 1993年11月22日
公開日（公表日）： 1995年06月06日
要約：

【要約】【目的】 本発明は、仮数部データの加減算を行う浮動小数点加減算器に関し、オーバーフロー発生時の正規化処理をハードウェアで行うことにより、高速に演算し得る浮動小数点加減算器を提供することを目的とする。【構成】 演算器2はレジスタファイル1からの仮数部データS2及びS3の加減算を行う。この加減算により得られた演算結果データS5はレジスタファイル1に格納され、オーバーフロービットS1はレジスタ4に格納される。バレルシフタ3はレジスタ4よりオーバーフロービットS1出力が入力されるときには、無条件で入力仮数部データS4(正規化処理前の演算結果データS5)を右へ1ビットシフトし、そのシフトにより空きのできた最上位ビットに、入力仮数部データの最上位ビットの論理反転データを合成し、この合成データを正規化処理された仮数部データS6として出力する。

請求項（抜粋）：

第1及び第2の浮動小数点データを少なくとも格納しているレジスタファイルと、該レジスタファイルより該第1及び第2の浮動小数点データの仮数部データがそれぞれ入力され、それらの加算又は減算を行って得られた演算結果データを出力して該レジスタファイルに格納すると共に、オーバーフロー発生時にはオーバーフロービットを出力する演算器と、該演算器の出力オーバーフロービットを格納するレジスタと、該レジスタの出力と前記レジスタファイルより該演算結果データが入力され、該オーバーフロービットが格納されているときの該レジスタの出力により該入力演算結果データを右へ1ビットシフトすると共に、空きのできた最上位ビットに該演算結果データの最上位ビットの論理反転データを合成し、該合成データを正規化された仮数部データとして出力して前記レジスタファイルに格納するバレルシフタとを有することを特徴とする浮動小数点加減算器。

IPC (3件)：

G06F 7/50 ,  G06F 7/00 ,  G06F 7/38

引用特許：

審査官引用 (2件)

• 正規化浮動小数点加減算器
  公報種別：公開公報   出願番号：特願平3-287183   出願人：日本電気エンジニアリング株式会社
• 特開平3-217938