特許
J-GLOBAL ID:200903083022532896
アクティブマトリクス基板およびそれを用いた表示装置
発明者:
,
出願人/特許権者:
代理人 (3件):
原 謙三
, 木島 隆一
, 金子 一郎
公報種別:公開公報
出願番号(国際出願番号):特願2003-317130
公開番号(公開出願番号):特開2005-084416
出願日: 2003年09月09日
公開日(公表日): 2005年03月31日
要約:
【課題】 半導体層の大きさや形状あるいはその形成位置にばらつきが発生しても各TFTのゲート・ドレイン間容量cgdの変化(ばらつき)を抑制することができ、高い表示特性を実現しうるアクティブマトリクス基板を提供する。【解決手段】 ゲート電極11上に形成された半導体層5並びに該半導体層5に重畳するように形成された、ソース電極7およびドレイン電極6を備えたTFT13と、上記ドレイン電極6に接続された画素電極8とを有するアクティブマトリクス基板1であって、2本のソース電極7a・7bの間に挟まれたドレイン電極形成用領域が上記半導体層5の形成領域に対応して設けられ、該ドレイン電極形成用領域内に、ドレイン電極6が画素電極8との接続部から延び出している。【選択図】 図2
請求項(抜粋):
基板上に形成され、ゲート電極を備えた走査配線と、
上記ゲート電極上に形成された半導体層並びに該半導体層に重畳するように形成された、ソース電極およびドレイン電極を備えた薄膜トランジスタと、
上記ソース電極に接続され、上記走査配線と交差する信号配線と、
上記ドレイン電極に接続された画素電極とを有するアクティブマトリクス基板であって、
ソース電極によって囲まれた、又は複数のソース電極の間に挟まれたドレイン電極形成用領域が上記半導体層の形成領域に対応して設けられ、このドレイン電極形成用領域内に、上記ドレイン電極が画素電極との接続部から延び出していることを特徴とするアクティブマトリクス基板。
IPC (3件):
G09F9/30
, G02F1/1368
, H01L29/786
FI (5件):
G09F9/30 338
, G02F1/1368
, H01L29/78 616T
, H01L29/78 618C
, H01L29/78 617K
Fターム (46件):
2H092HA06
, 2H092JA24
, 2H092JA29
, 2H092JA38
, 2H092JA42
, 2H092KA11
, 2H092KA15
, 2H092NA25
, 5C094AA04
, 5C094AA07
, 5C094AA10
, 5C094AA15
, 5C094AA21
, 5C094AA43
, 5C094AA48
, 5C094AA55
, 5C094BA03
, 5C094BA27
, 5C094BA43
, 5C094CA19
, 5C094CA25
, 5C094DA13
, 5C094DB01
, 5C094DB04
, 5C094EA04
, 5C094FA01
, 5C094FA02
, 5C094FA04
, 5F110AA30
, 5F110BB01
, 5F110CC07
, 5F110EE04
, 5F110EE24
, 5F110EE25
, 5F110EE44
, 5F110FF30
, 5F110GG23
, 5F110GG45
, 5F110HK04
, 5F110HK07
, 5F110HK09
, 5F110HK35
, 5F110HM12
, 5F110NN02
, 5F110NN24
, 5F110NN72
引用特許:
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