特許

J-GLOBAL ID：200903083426527586

半導体装置及びその製造方法

発明者： 米田 豊
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願2000-274690
公開番号（公開出願番号）：特開2002-093819
出願日： 2000年09月11日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】 ゲート寸法が異なる場合でもプラズマダメージを回避することのできる半導体装置と半導体装置の製造方法を提供する。【解決手段】 GaAs基板上にチャネル層等を順次エピタキシャル成長したHEMT基板1にCVD法によりSiN膜2及びSiO2膜3を堆積する。電子線レジスト4を基板全面に塗布した後、電子線露光を行い、開口パターン5を形成する。このパターンをマスクにCF4/O2の混合ガスで反応性イオンエッチングを行いSiO2をエッチングする。開口6がゲート長を規定する。H3PO4をエッチング液としてSiN膜をエッチングし、開口7を形成する。この時ゲート長はSiO2の開口幅で規定される。そいてクエン酸系のエッチャントでリセス溝8を形成し、ゲート電極となる金属9を蒸着し、フッ酸でSiO2をエッチングして不要な金属を除去し、リセスゲート構造を形成する。

請求項（抜粋）：

半導体表面上に開口を有する絶縁膜と上記開口部にゲート電極を有する半導体装置において、上記絶縁膜が2層の絶縁膜からなることを特徴とする半導体装置。

IPC (4件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 29/778

FI (3件)：

H01L 21/28 M ,  H01L 29/80 F ,  H01L 29/80 H

Fターム (30件)：

4M104AA05 ,  4M104CC03 ,  4M104DD08 ,  4M104DD09 ,  4M104DD10 ,  4M104DD11 ,  4M104DD16 ,  4M104DD17 ,  4M104DD34 ,  4M104DD68 ,  4M104EE12 ,  4M104EE17 ,  4M104FF07 ,  4M104GG12 ,  4M104GG20 ,  4M104HH20 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR10 ,  5F102GS04 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC11 ,  5F102HC16

引用特許：

審査官引用 (1件)

• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平4-266416   出願人：ソニー株式会社