特許
J-GLOBAL ID：200903083469780900
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2006-059057
公開番号（公開出願番号）：特開2006-344349
出願日： 2006年03月06日
公開日（公表日）： 2006年12月21日
要約：
【課題】 可変抵抗素子からなるクロスポイント型のメモリセルアレイに対する書き込みまたは消去動作に伴う非選択メモリセルの抵抗変化を抑制し、読み出しマージンの大きな不揮発性半導体記憶装置を提供する。【解決手段】 メモリセルアレイ3の中から、選択メモリセルM0を選択するメモリセル選択回路と、選択ワード線と選択ビット線に対し、行書き込み電圧と列書き込み電圧を各別に印加し、非選択ワード線と非選択ビット線に対し、行書き込み阻止電圧と列書き込み阻止電圧を各別に印加することにより、選択メモリセルM0の両端にのみ書き込みに十分な書き込み電圧を印加する書き込み電圧印加回路を備え、書き込み電圧印加回路が、選択メモリセルM0に対する書き込み電圧の印加に伴って、選択メモリセルM0以外の非選択メモリセルM1、M2の両端に印加された電圧と逆極性の書き込み補償電圧を、非選択メモリセルM1、M2の両端に印加する。【選択図】 図11
請求項（抜粋）：
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、
前記複数の行選択線と前記複数の列選択線の中から、少なくとも1本の第1行選択線と少なくとも1本の第1列選択線を選択することにより、前記メモリセルアレイの中から、前記第1行選択線と前記第1列選択線に両端が各別に接続する少なくとも1つの選択メモリセルを選択するメモリセル選択回路と、
前記第1行選択線と前記第1列選択線に対し、行書き込み電圧と列書き込み電圧を各別に印加し、且つ、前記複数の行選択線の内の前記第1行選択線以外の第2行選択線と前記複数の列選択線の内の前記第1列選択線以外の第2列選択線に対し、行書き込み阻止電圧と列書き込み阻止電圧を各別に印加することにより、前記選択メモリセルの両端にのみ書き込みに十分な書き込み電圧を印加する書き込み電圧印加回路と、を備え、
前記書き込み電圧印加回路は、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記選択メモリセル以外の非選択メモリセルの両端に印加された電圧と逆極性の書き込み補償電圧を、前記非選択メモリセルの両端に印加することを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
G11C 13/00
, H01L 27/10
, H01L 45/00
, H01L 49/00
G11C13/00 A
, H01L27/10 451
, H01L45/00 Z
, H01L49/00 Z
5F083FZ10
, 5F083JA38
, 5F083JA44
, 5F083JA60
, 5F083LA04
, 5F083LA05
, 5F083LA07
, 5F083LA10
