特許
J-GLOBAL ID：200903083487984912
プロセッサ装置および集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-004398
公開番号（公開出願番号）：特開2000-207204
出願日： 1999年01月11日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】処理モジュール切り換え時のオーバーヘッドを少なくし、所望の処理を効率よく高速に行うプロセッサ装置を提供する。【解決手段】プロセッサ装置10においては、一連のインストラクションがメインプログラム用プリフェッチャ13でプリフェッチされ、プリデコーダ14でプリデコードされ、マルチプレクサ18を介してデコーダ12および実行ユニット11に供給され所望の処理が行われる。プリデコーダ14でマクロコマンドを実行するインストラクションを検出した場合には、そのマクロコマンドのインストラクションをマクロプログラム用のプリフェッチャ15-iにプリフェッチし、プリデコーダ16-iでプリデコードしておく。これにより、マクロコマンドへの処理の分岐が発生した時には、マルチプレクサ18を切り換えるのみで、直ちにマクロコマンドのインストラクションを実行ユニット11に供給できる。
請求項（抜粋）：
一連のインストラクションを順次プリフェッチする複数のプリフェッチ手段と、前記複数のプリフェッチ手段に対応して設けられ、前記プリフェッチしたインストラクションより、少なくとも処理順序が連続でなくなるインストラクションを検出する複数のプリデコーダと、前記プリデコーダにおいて前記処理順序が連続でなくなるインストラクションを検出した場合に、当該プリデコーダに対応した前記プリフェッチ手段とは異なる他のプリフェッチ手段に、当該一連のインストラクションとは連続でない新たな一連のインストラクションをプリフェッチさせるプリフェッチ制御手段と、前記複数のプリデコーダより、実行対象のインストラクションを有するプリデコーダを順次選択し、当該インストラクションを順次読み出す選択手段と、前記読み出されたインストラクションに従った所定の処理を実行するプロセッサ手段とを有するプロセッサ装置。
Fターム (5件)：
5B033AA02
, 5B033BA01
, 5B033BA02
, 5B033CA03
, 5B033DB06
