特許
J-GLOBAL ID：200903084233450701
ダブルインストラクションフェッチプロセッサ
発明者：
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出願人/特許権者：
代理人 (1件)：
川久保 新一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-118511
公開番号（公開出願番号）：特開平9-282163
出願日： 1996年04月16日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 パイプライン化されたプロセッサにおいて、小規模のハードウェアによって、常に正常な制御フローを保証することができ、制御ハザードによるパイプラインストールが発生しないプロセッサを提供することを目的とするものである。【解決手段】 n段パイプライン化された蓄積プログラム処理方式のプロセッサにおいて、インストラクションフェッチステージでフェッチした分岐命令から分岐先アドレスを取り出し、分岐不成立の場合と分岐成立の場合との両方の制御フローに対応する命令コードを、次のクロックのインストラクションステージでフェッチし、その後、先行するテスト命令の実行結果と分岐条件とに基づいて、分岐の有無に応じて決定された命令コードを選択し、インストラクションデコードステージに投入するものである。
請求項（抜粋）：
n段パイプライン化された蓄積プログラム処理方式のプロセッサにおいて、インストラクションフェッチステージでフェッチした分岐命令から分岐先アドレスを取り出し、分岐不成立の場合の制御フローと分岐成立の場合の制御フローとの両方の制御フローに対応する命令コードを、次のクロックのインストラクションステージでフェッチし、先行するテスト命令の実行結果と分岐条件とに基づいて、分岐の有無に応じて決定された命令コードを選択し、この選択された命令コードをインストラクションデコードステージに投入することを特徴とするダブルインストラクションフェッチプロセッサ。
引用特許：
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