特許

J-GLOBAL ID：200903083668521272

半導体装置の製造方法

発明者： 生松 均 ,  西 眞弘 ,  駒谷 務
出願人/特許権者： ユーディナデバイス株式会社
代理人 (3件)： 片山 修平 ,  横山 照夫 ,  八田 俊之
公報種別：公開公報
出願番号（国際出願番号）：特願2007-152495
公開番号（公開出願番号）：特開2008-306026
出願日： 2007年06月08日
公開日（公表日）： 2008年12月18日
要約：

【課題】電流コラプス及び絶縁膜の剥がれや浮きを抑制すること。【解決手段】本発明は、GaN系半導体層16に対するオーミック電極17、18形成のための熱処理を実施する半導体装置の製造方法において、熱処理は、オーミック電極17、18の側壁が、GaN系半導体層16上に設けられた絶縁膜24の側壁と離間した状態で実施される半導体装置の製造方法である。本発明によれば電流コラプス及び絶縁膜の剥がれや浮きを抑制することができる。【選択図】図4

請求項（抜粋）：

GaN系半導体層に対するオーミック電極形成のための熱処理を実施する半導体装置の製造方法において、 前記熱処理は、前記オーミック電極の側壁が、前記GaN系半導体層上に設けられた絶縁膜の側壁と離間した状態で実施されることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/28 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812

FI (2件)：

H01L21/28 301B ,  H01L29/80 H

Fターム (36件)：

4M104AA04 ,  4M104BB02 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB14 ,  4M104BB17 ,  4M104CC01 ,  4M104DD68 ,  4M104DD79 ,  4M104EE01 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104GG12 ,  5F102FA00 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GS01 ,  5F102GT01 ,  5F102GT03 ,  5F102GV05 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19 ,  5F102HC21

引用特許：

出願人引用 (1件)

• ヘテロ接合電界効果トランジスタ
  公報種別：公開公報   出願番号：特願平9-142221   出願人：ソニー株式会社

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平7-183952   出願人：富士通株式会社