特許
J-GLOBAL ID：200903083728171187
レイアウトデータ検証方法、マスクパターン検証方法および回路動作検証方法
発明者：
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出願人/特許権者：
代理人 (6件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 竹内 祐二
, 今江 克実
, 原田 智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-069585
公開番号（公開出願番号）：特開2005-258080
出願日： 2004年03月11日
公開日（公表日）： 2005年09月22日
要約：
【課題】 半導体集積回路製造時におけるバラつき範囲を考慮したフォトリソグラフィーシミュレーションにより得られるレイアウトパターンを元に、十分に補正できなかったレイアウトパターンが回路動作に与える影響を検証し、また歩留まり計算に反映することで精度を向上する。【解決手段】 回路情報の抽出方法において、フォトリソグラフィー工程で使用するフォトマスクのマスクパターンを、所望の設計パターンに近い転写イメージが得られるように変形させたマスクパターンであって、半導体集積回路の動作上を模倣する回路情報を抽出する方法において、フォトリソグラフィー工程における露光量を決定する工程と、フォトリソグラフィー工程を前記露光量に準じて計算機を用いてシミュレーションを行う工程と、前記シミュレーションの結果から得られた転写イメージから回路情報を抽出する工程と、故障箇所を特定し出力する工程を有することを特徴とする。【選択図】 図1
請求項（抜粋）：
製造上問題となる欠陥をマスクパターンから抽出する検証方法であって、
前記マスクパターンは、フォトリソグラフィー工程で使用するフォトマスクのマスクパターンを所望の設計パターンに近い転写イメージが得られるように変形させたものであり、
前記検証方法は、
前記フォトリソグラフィー工程における露光量を決定する工程と、
前記フォトリソグラフィー工程のシミュレーションを前記露光量に準じて計算機を用いて行う工程と、
所望の設計パターンが得られたか否かを確認する工程と、
故障箇所を特定し出力する工程とを備える、
ことを特徴とするマスクパターン検証方法。
IPC (3件)：
G03F1/08
, G03F7/20
, H01L21/027
G03F1/08 A
, G03F7/20 521
, H01L21/30 502P
2H095BB01
, 2H095BB32
, 2H095BC09
, 2H095BD02
