特許
J-GLOBAL ID：200903083766500550

不揮発性記憶装置の製造方法

発明者：
加藤 愛子

加藤 愛子 について

, 
柴田 巧

柴田 巧 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-055982
公開番号（公開出願番号）：特開2003-258129
出願日： 2002年03月01日
公開日（公表日）： 2003年09月12日
要約：
【要約】 (修正有)【課題】 MONOS型の不揮発性記憶装置の製造方法を提供すること。【解決手段】 不揮発性記憶装置の製造方法であって、以下の工程を含む。ストッパ層と第1導電層とをパターニングする工程、半導体基板10の上方と第1導電層の両側面とに、第1酸化シリコン層、窒化シリコン層および第2酸化シリコン層から構成されるONO膜を形成する工程、ONO膜の上方に、第2導電層を形成する工程、第2導電層を異方性エッチングすることにより、第1導電層の両側面にONO膜を介してサイドウォール状のコントロールゲート20,30を形成する工程、全面に第3導電層を形成する工程、前記第3導電層をパターニングしてワード線50を形成する工程、第1導電層をパターニングして、ワードゲート14aを形成する工程、を含む。
請求項（抜粋）：
半導体層の上方に、第1絶縁層を形成する工程、前記第1絶縁層の上方に、第1導電層を形成する工程、前記第1導電層の上方に、ストッパ層を形成する工程、前記ストッパ層と前記第1導電層とをパターニングする工程、前記半導体層の上方と前記第1導電層の両側面とに、第1酸化シリコン層、窒化シリコン層および第2酸化シリコン層から構成されるONO膜を形成する工程、前記ONO膜の上方に、第2導電層を形成する工程、前記第2導電層を異方性エッチングすることにより、前記第1導電層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成する工程、ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成する工程、全面に第2絶縁層を形成する工程、前記ストッパ層が露出するように、前記第2絶縁層を研磨する工程、前記ストッパ層を除去する工程、全面に、チタン層と窒化チタン層との積層膜からなる第3導電層を形成する工程、前記第3導電層をパターニングして、ワードラインを形成する工程、前記第1導電層をパターニングして、ワードゲートを形成する工程、を含む不揮発性記憶装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (32件)：
5F083EP18 ,  5F083EP28 ,  5F083EP48 ,  5F083EP49 ,  5F083EP63 ,  5F083EP68 ,  5F083ER21 ,  5F083GA02 ,  5F083HA02 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083KA01 ,  5F083KA08 ,  5F083NA01 ,  5F083NA04 ,  5F083PR06 ,  5F083PR09 ,  5F083PR12 ,  5F083PR40 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB03 ,  5F101BD07 ,  5F101BD10 ,  5F101BD30 ,  5F101BD35 ,  5F101BE07 ,  5F101BF05 ,  5F101BH03
引用特許：
審査官引用 (3件)

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