特許
J-GLOBAL ID：200903083909220627
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-190560
公開番号（公開出願番号）：特開2000-021190
出願日： 1998年07月06日
公開日（公表日）： 2000年01月21日
要約：
【要約】【課題】 配線領域の面積増大を伴うことなく、また複雑な回路を付加することなく冗長セルアレイの選択を可能とした冗長回路方式を持つ半導体記憶装置を提供する。【解決手段】 メモリセルアレイ1の不良救済用の冗長セルアレイ2には、アドレスが割り当てられる。アドレス入力回路5により取り込まれる第1の内部アドレスAINは、不良アドレスでない場合に切り替え回路7により選択されてアドレスデコード回路3に転送され、メモリセルアレイ1がアクセスされる。内部アドレスAINはアドレス変換回路6に送られる。不良アドレスの場合、識別信号Sと共に冗長セルアレイ2のアドレスに変換された第2の内部アドレスBINが発生され、切り替え回路7では第2の内部アドレスBINが選択されてアドレスデコード回路3に転送され、冗長セルアレイ2が選択駆動される。
請求項（抜粋）：
データを記憶するメモリセルアレイと、このメモリセルアレイの不良メモリセルを救済するための冗長セルアレイと、外部アドレスを取り込んで第1の内部アドレスを発生するアドレス入力回路と、このアドレス入力回路により取り込まれた第1の内部アドレスが不良アドレスであるか否かを判定すると共に、不良アドレスを前記冗長セルアレイに対して予め割り当てられた第2の内部アドレスに変換するアドレス変換回路と、このアドレス変換回路から得られる第2の内部アドレスと前記アドレス入力回路から得られる第1の内部アドレスのいずれかを選択的に取り出す内部アドレス切り替え回路と、この内部アドレス切り替え回路から取り出された第1の内部アドレス又は第2の内部アドレスをデコードして前記メモリセルアレイのメモリセル選択又は前記冗長セルアレイの冗長セル選択を行うアドレスデコード回路と、を備えたことを特徴とする半導体記憶装置。
IPC (4件)：
G11C 29/00 603
, G11C 11/413
, G11C 11/408
, G11C 11/401
G11C 29/00 603 B
, G11C 11/34 341 C
, G11C 11/34 354 B
, G11C 11/34 371 D
5B015BA01
, 5B015EA02
, 5B015GA01
, 5B024AA07
, 5B024BA17
, 5L106AA01
, 5L106CC17
, 5L106CC32
