特許

J-GLOBAL ID：200903083963180002

不揮発性半導体メモリの製造方法およびそれにより製造される不揮発性半導体メモリ

発明者： 飯島 光輝
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-245859
公開番号（公開出願番号）：特開2001-326288
出願日： 2000年08月14日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】より高密度に且つ再現性良く不揮発性メモリセルを形成する製造工程を提供する。【解決手段】本発明は、コントロールゲートを兼ねるワード線と基板のチャネル領域との間に、絶縁層からなりキャリアをトラップすることができるトラップゲートを設けた構造の不揮発性メモリセルの製造方法である。本発明の製造方法は、ワード線方向に延びるストライプパターン7を形成し、ストライプパターン7上に絶縁膜を形成した後全面エッチングによりストライプパターンの両側側壁にサイドウオール絶縁膜9を形成し、ストライプパターンを選択的に除去した後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜13を形成し、更に、全面に導電層15,16を形成してサイドウオール絶縁膜間を除いて導電層上部を除去する工程を有する。その結果、サイドウオール絶縁膜9の間の導電層15,16がワード線になる。最初のストライプパターン7を最小線幅で形成すると、その後のプロセスはセルフアラインにより行われるので、再現性良く高密度の不揮発性半導体メモリを形成することができる。

請求項（抜粋）：

絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、基板上にワード線方向に延びるストライプパターンを形成する工程と、前記ストライプパターン上に絶縁膜を形成した後全面エッチングにより該ストライプパターンの両側側壁にサイドウオール絶縁膜を形成する工程と、前記ストライプパターンを選択的に除去する工程と、その後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、全面に導電層を形成して前記サイドウオール絶縁膜間を除いて前記導電層上部を除去する工程とを有し、前記サイドウオール絶縁膜により分離されたゲート絶縁膜と導電層からなるメモリセルを形成することを特徴とする不揮発性半導体メモリの製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (23件)：

5F001AA11 ,  5F001AA14 ,  5F001AB02 ,  5F001AG02 ,  5F001AG07 ,  5F001AG12 ,  5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP48 ,  5F083EP49 ,  5F083EP50 ,  5F083GA06 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083LA05 ,  5F083PR12 ,  5F083PR29 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40

引用特許：

審査官引用 (2件)

• 特開平3-034379
  
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-290170   出願人：川崎製鉄株式会社