特許

J-GLOBAL ID：200903083966817001

半導体装置の製造方法及び半導体装置

発明者： 浅野 祐一 ,  小林 均 ,  若生 克則
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-298605
公開番号（公開出願番号）：特開平10-144852
出願日： 1996年11月11日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】本発明は半導体チップとリードとをワイヤボンディングにより接続する半導体装置の製造方法及び半導体装置に関し、高密度化,高集積化された半導体装置を低コストかつ高信頼性をもって製造することを課題とする。【解決手段】半導体装置の製造方法において、複数のリード端子13とサポートバー11が形成された平板状のリードフレーム20に、リード端子13と当接するよう平板状のヒートスプレッタ14を重ね合わせると共にサポートバー11にヒートスプレッタ14を接合し、続いてリードフレーム20に接合されたヒートスプレッタ14上に半導体チップ12を搭載し、続いて半導体チップ12とリード端子13との間にワイヤ15を配設し、そしてワイヤボンディング工程の終了後、前記サポートバー11または前記ヒートスプレッタ14を変形させることにより複数のリード端子13とヒートスプレッタ14とを離間させ、複数のリード端子13とヒートスプレッタ14とを電気的に分離する。

請求項（抜粋）：

複数のリード端子とサポートバーが形成された平板状のリードフレームに、少なくとも前記複数のリード端子に当接した状態となるよう平板状部材を重ね合わせると共に、前記サポートバーに前記平板状部材を接合する接合工程と、前記リードフレームに接合された前記平板状部材上に半導体チップを搭載する素子搭載工程と、前記半導体チップと前記複数のリード端子との間にワイヤを配設するワイヤボンディング工程と、前記ワイヤボンディング工程の終了後、前記サポートバーまたは前記平板状部材を変形させることにより前記複数のリード端子と前記平板状部材とを離間させ、前記複数のリード端子と前記平板状部材とを電気的に分離する分離工程とを含むことを特徴とする半導体装置の製造方法。

FI (3件)：

H01L 23/50 T ,  H01L 23/50 F ,  H01L 23/50 X

引用特許：

審査官引用 (1件)

• リードフレーム
  公報種別：公開公報   出願番号：特願平6-151987   出願人：凸版印刷株式会社