特許

J-GLOBAL ID：200903084054750395

メモリー中にn型金属酸化物半導体素子を備えて第1ローカルワード線デコーダーと第2ローカルワード線デコーダーとが共用できるローカルワード線デコーダー回路の構成方法とその構造

発明者： 林 元泰 ,  ハワード シイ キルシュ
出願人/特許権者： 世界先進積體電路股▲ふん▼有限公司
代理人 (1件)： 秋元 輝雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-321106
公開番号（公開出願番号）：特開平11-162173
出願日： 1997年11月21日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】 ローカルワード線デコーダーのトランジスター数を削減して、チップ占有面積を減少させ、集積度および歩留まりを向上させる。【解決手段】 第1ローカルワード線を有する第1ローカルワード線デコーダーを提供するステップと、第2ローカルワード線を有する第2ローカルワード線デコーダーを提供するステップと、nチャネル金属酸化物半導体素子を提供するステップと、このnチャネル金属酸化物半導体素子を第1ローカルワード線および第2ローカルワード線の間に接続するステップと、第1ローカルワード線デコーダーならびに第2ローカルワード線デコーダーがnチャネル金属酸化物半導体素子を共用するステップとを具備する構成方法により、チップ占有面積を減少させ、集積度および歩留まりを向上させたローカルワード線デコーダーを提供する。

請求項（抜粋）：

第1ローカルワード線を有する第1ローカルワード線デコーダーを提供するステップと、第2ローカルワード線を有する第2ローカルワード線デコーダーを提供するステップと、nチャネル金属酸化物半導体素子を提供するステップと、このnチャネル金属酸化物半導体素子を前記した第1ローカルワード線および第2ローカルワード線の間に接続するステップと、前記した第1ローカルワード線デコーダーならびに第2ローカルワード線デコーダーが前記したnチャネル金属酸化物半導体素子を共用するステップとを具備するメモリー中にn型金属酸化物半導体素子を備えて第1ローカルワード線デコーダーと第2ローカルワード線デコーダーとが共用できるローカルワード線デコーダー回路の構成方法。

IPC (2件)：

G11C 11/413 ,  H01L 27/10 481

FI (2件)：

G11C 11/34 301 A ,  H01L 27/10 481

引用特許：

審査官引用 (3件)

• 特開平2-024896
  
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平6-216264   出願人：株式会社東芝
• 特開平2-024896