半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：宮井暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-069931
公開番号（公開出願番号）：特開2002-269983
出願日： 2001年03月13日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】ワード線起動時間からセンスアンプ起動時間までのタイミング設計において、ワード線駆動回路の電源と他の回路の電源が独立に電圧変動するため、回路の安定動作と高速動作の両立が困難であった。【解決手段】ワード線オン時刻からセンスアンプオン時刻までの遅延時間を決める遅延回路7の電源として、ワード線駆動回路5の電源(VPP)を使用し、遅延回路7の前後にレベル変換回路6,8を設けることにより、VPPとVDDの2つの電源電圧がそれぞれ独立して変動しても、ワード線の立ち上がり遅延時間とセンスアンプオン時刻を連動して変動させることができ、安定動作と高速動作との両立を図ることができる。

請求項（抜粋）：

複数のワード線と複数のビット線対とが交差して配置され、前記ワード線と前記ビット線対との各交差点にメモリセルが配置されて構成されたメモリセルアレイと、電源電圧が第1の電源から供給され、行アドレス信号およびワード線駆動信号を受け、前記ワード線駆動信号のタイミングで前記行アドレス信号に対応する前記ワード線を駆動するワード線駆動回路と、電源電圧が第2の電源から供給され、前記各ビット線対に対応して設けられ、対応する前記ビット線対の電位差を増幅する複数個のセンスアンプと、前記ワード線駆動信号を入力し、遅延させて出力する遅延回路と、電源電圧が前記第2の電源から供給され、前記遅延回路の出力信号を受けて前記センスアンプを駆動するセンスアンプ駆動回路とを備えた半導体記憶装置であって、前記遅延回路の電源電圧を前記ワード線駆動回路に用いられる前記第1の電源から供給し、前記ワード線駆動信号を入力して前記第1の電源電圧が供給される前記遅延回路に応じたレベルに変換し、前記遅延回路へ出力する第1のレベル変換回路と、前記遅延回路の出力信号を入力して前記第2の電源電圧が供給される前記センスアンプ駆動回路に応じたレベルに変換する第2のレベル変換回路とを設けたことを特徴とする半導体記憶装置。

IPC (4件)：

G11C 11/407 , G11C 11/409 , H03K 5/13 , H03K 19/0185

FI (5件)：

H03K 5/13 , G11C 11/34 354 F , G11C 11/34 353 E , G11C 11/34 354 D , H03K 19/00 101 E

Fターム (24件)：

5J001AA05 , 5J001BB00 , 5J001BB10 , 5J001BB12 , 5J001CC00 , 5J001DD04 , 5J056AA11 , 5J056BB02 , 5J056BB40 , 5J056CC00 , 5J056CC05 , 5J056CC21 , 5M024AA21 , 5M024AA41 , 5M024BB14 , 5M024BB35 , 5M024CC82 , 5M024DD85 , 5M024GG01 , 5M024MM02 , 5M024MM04 , 5M024PP01 , 5M024PP03 , 5M024PP07

引用特許：

審査官引用 (7件)

特開平4-028084
特開平4-028084
特開昭64-067028

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