特許
J-GLOBAL ID：200903084193769602
論理回路の最適化装置及びその方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-014049
公開番号（公開出願番号）：特開平9-212533
出願日： 1996年01月30日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】階層設計されたハードウェアを各階層毎に最適化する際に階層間にまたがったクリティカルパスに対して、パスへの遅延制約を階層毎に適切に分配し、効率よく遅延最適化する。【解決手段】各部分パスの最適化可能性に基づいて遅延制約を各階層や配線に分配する遅延制約分配部5を備える。
請求項（抜粋）：
階層構造を有する論理回路を入力する階層回路仕様入力部と、前記論理回路の遅延制約を入力する遅延制御入力部と、入力した前記論理回路および前記遅延制約を保持する回路データベース部と、前記回路データベースに保持している前記論理回路に対してタイミング解析を行なうタイミング解析部と、前記遅延制約に基づいて遅延の最適化を行なう最適化部と、前記論理回路のターゲットのライブラリ情報を入力するライブラリ入力部と、入力した前記ライブラリ情報を保持するライブラリデータベース部と、最適化結果の論理回路を出力する出力部を備える論理回路の最適化装置において、最適化可能性に基づいて前記遅延制約を各階層や配線に分配する遅延制約分配部を備えることを特徴とする論理回路の最適化装置。
FI (2件)：
G06F 15/60 652 E
, G06F 15/60 656 D
