特許

J-GLOBAL ID：200903084352404157

半導体素子

発明者： 北川 光彦 ,  大村 一郎
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-116885
公開番号（公開出願番号）：特開2004-214701
出願日： 2004年04月12日
公開日（公表日）： 2004年07月29日
要約：

【課題】大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。【解決手段】p型エミッタ層3,n型ベース層1,p型ベース層4を持つp型ベース層4側に複数のストライプ状の溝5が形成され、この溝5に絶縁ゲート電極7が埋込み形成される。p型ベース層4内には、溝5の側面に接してn型ターンオフ用チャネル層8が形成され、その表面にp型ドレイン層9が形成される。p型ベース層4には、サイリスタがラッチアップしないように浅く拡散形成されたn型ソース層10が設けられ、カソード電極11はp型ドレイン層9とn型ソース層10に同時にコンタクトして形成される。【選択図】 図1

請求項（抜粋）：

第2導電型エミッタ層と、 前記第2導電型エミッタ層に接して形成された第1導電型ベース層と、 前記第1導電型ベース層内に形成された複数の溝にゲート絶縁膜を介して埋込み形成されたゲート電極と、 前記第1導電型ベース層表面部に前記溝の側面に接して形成された第1導電型のターンオフ用チャネル層と、 前記溝の側面に接して前記ターンオフ用チャネル層表面に形成された第2導電型ドレイン層と、 前記第1導電型ベース層の表面部に前記ターンオフ用チャネル層を越えない深さに拡散形成された第1導電型ソース層と、 前記第2導電型ドレイン層および第1導電型ソース層に同時にコンタクトして形成された第1の主電極と、 前記第2導電型エミッタ層に形成された第2の主電極と、 を備えたことを特徴とする電力用半導体素子。

IPC (4件)：

H01L29/78 ,  H01L21/336 ,  H01L27/12 ,  H01L29/786

FI (8件)：

H01L29/78 655E ,  H01L29/78 652H ,  H01L29/78 653C ,  H01L29/78 654A ,  H01L29/78 654C ,  H01L27/12 B ,  H01L29/78 622 ,  H01L29/78 658H

Fターム (12件)：

5F110AA07 ,  5F110AA30 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE22 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ06 ,  5F110HM12 ,  5F110QQ17

引用特許：

審査官引用 (3件)

• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平4-231513   出願人：株式会社東芝
• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平6-184179   出願人：株式会社東芝
• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平11-225146   出願人：株式会社東芝