特許
J-GLOBAL ID：200903084407747954
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-301399
公開番号（公開出願番号）：特開平7-153916
出願日： 1993年12月01日
公開日（公表日）： 1995年06月16日
要約：
【要約】【目的】容量電極の表面に形成して表面積を増加させ静電容量を増加させる凹凸を容易に形成し、且つばらつきの範囲を小さくする。【構成】酸化シリコン膜4の上に半球状グレインを有するNSG膜5を形成してHSG膜5および酸化シリコン膜4を順次エッチバックして多結晶シリコン膜3の表面に島状の酸化シリコン膜4を形成した後、この酸化シリコン膜4をマスクとして多結晶シリコン膜3の上部を異方性エッチングし、柱状の凹凸を形成する。
請求項（抜粋）：
半導体基板上に多結晶シリコン膜を形成し前記多結晶シリコン膜の上に第1の酸化シリコン膜を形成する工程と、前記第1の酸化シリコン膜の上に高濃度O3 を含むTEOSガスを用いるCVD法により半球状グレインを有する第2の酸化シリコン膜を形成する工程と、前記第2および第1の酸化シリコン膜を順次エッチバックして前記多結晶シリコン膜の表面に半球状の形状を有する多数の第1の酸化シリコン膜を島状に残して前記多結晶シリコン膜の表面を露出させる工程と、前記第1の酸化シリコン膜をマスクとして前記多結晶シリコン膜の上部を異方性エッチングして柱状の突起又は穴を有する凹凸を設けた後前記多結晶シリコン膜をパターニングして下部電極を形成する工程と、前記下部電極の表面に容量絶縁膜を形成した後前記容量絶縁膜の上に導電膜を堆積し前記容量絶縁膜を介して前記下部電極と対向する上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 27/04
, H01L 21/822
, C23C 16/24
, H01L 21/302
, H01L 21/316
, H01L 29/41
, C23F 4/00
H01L 27/04 C
, H01L 21/302 Z
, H01L 29/44 F
