特許
J-GLOBAL ID：200903084424374118
半導体集積回路のレイアウト方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-302901
公開番号（公開出願番号）：特開平11-145293
出願日： 1997年11月05日
公開日（公表日）： 1999年05月28日
要約：
【要約】【課題】 短時間で未配線部分の少ない半導体集積回路を得ることが可能である、半導体集積回路のレイアウト方法を得る。【解決手段】 半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、ユニット内の配線領域中における障害のない直線領域に幹線を形成する幹線形成工程101,102と、配線領域中における障害のない領域に幹線を延長させる幹線延長工程103と、幹線と素子端子とを電気的に接続する配線工程104と、配線工程に寄与しない幹線の不要な部分を削除する不要幹線削除工程105とを備えた半導体集積回路のレイアウト方法とする。
請求項（抜粋）：
半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、前記ユニット内の配線領域中における障害のない無障害直線領域に幹線を形成する幹線形成工程と、前記配線領域中における障害のない領域に前記幹線を延長させる幹線延長工程と、前記幹線と前記素子端子とを電気的に接続する配線工程と、前記配線工程に寄与しない前記幹線の不要な部分を削除する不要幹線削除工程とを備えたことを特徴とする半導体集積回路のレイアウト方法。
IPC (3件)：
H01L 21/82
, G06F 17/50
, H01L 27/10
H01L 21/82 W
, H01L 27/10
, G06F 15/60 658 E
