特許

J-GLOBAL ID：200903084736336817

半導体装置の製造方法

発明者： 森 智徳 ,  宮島 弘樹 ,  松谷 哲也
出願人/特許権者： 松下電器産業株式会社
代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-309305
公開番号（公開出願番号）：特開2008-124391
出願日： 2006年11月15日
公開日（公表日）： 2008年05月29日
要約：

【課題】TiNを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現できるようにする。【解決手段】半導体装置の製造方法は、基板10の上に窒化チタンを含む金属膜12を形成する工程(a)と、金属膜12の上に酸化膜13を形成する工程(b)と、酸化膜13の上にレジストパターン14を形成する工程(c)と、レジストパターン14をマスクとして金属膜13を選択的にエッチングする工程(d)と、工程(d)よりも後に、レジストパターン14を酸素プラズマにより除去する工程(e)とを備えている。【選択図】図1

請求項（抜粋）：

基板の上に窒化チタンを含む金属膜を形成する工程(a)と、 前記金属膜の上に酸化膜を形成する工程(b)と、 前記酸化膜の上にレジストパターンを形成する工程(c)と、 前記レジストパターンをマスクとして前記金属膜を選択的にエッチングする工程(d)と、 前記工程(d)よりも後に、前記レジストパターンを酸素プラズマにより除去する工程(e)とを備えていることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/306 ,  H01L 21/321

FI (2件)：

H01L21/302 104H ,  H01L21/88 C

Fターム (34件)：

5F004AA04 ,  5F004AA09 ,  5F004AA14 ,  5F004BA04 ,  5F004BB14 ,  5F004CA02 ,  5F004CA03 ,  5F004DA26 ,  5F004DB00 ,  5F004DB03 ,  5F004DB12 ,  5F004DB26 ,  5F004EA04 ,  5F004EA06 ,  5F004EA27 ,  5F004EA38 ,  5F004EB01 ,  5F004EB02 ,  5F033HH18 ,  5F033HH33 ,  5F033MM05 ,  5F033MM15 ,  5F033PP06 ,  5F033PP11 ,  5F033PP15 ,  5F033PP16 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ12 ,  5F033QQ89 ,  5F033RR03 ,  5F033SS09 ,  5F033VV10 ,  5F033XX20

引用特許：

出願人引用 (1件)

• アッシング装置、アッシング方法及び半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2001-194936   出願人：セイコーエプソン株式会社