特許
J-GLOBAL ID：200903084746703974
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平7-090420
公開番号（公開出願番号）：特開平8-287696
出願日： 1995年04月17日
公開日（公表日）： 1996年11月01日
要約：
【要約】【目的】 本発明は、半導体記憶装置において、デコーダ部のトランスファーゲートのカットオフ特性が向上させ、ゲート酸化膜に高電圧が印加されることを阻止し、信頼性を向上させることを目的とする。【構成】 NAND型もしくはAND型EEPROMの消去動作時に、選択ゲート信号をVccに、制御ゲート信号をVthに設定する。
請求項（抜粋）：
メモリセル又はメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルアレイの制御ゲート線および、選択ゲート線を選択する行選択手段と、前記メモリセルアレイのビット線を選択する列選択手段と、前記制御ゲート線、および選択ゲート線と制御ゲート信号および選択ゲート信号との間にはトランスファーゲート手段とを備えた半導体記憶装置において、消去動作時、選択ゲート信号の電位を外部電源電圧、若しくは、前記外部電源電圧より、前記トランスファーゲート手段のトランジスタのしきい値電圧分低い電圧を印加することを特徴とする半導体記憶装置。
FI (2件)：
G11C 17/00 530 A
, G11C 17/00 309 F
