特許

J-GLOBAL ID：200903085054307471

メモリ制御回路

発明者： 前川 俊行
出願人/特許権者： 株式会社デジタル
代理人 (1件)： 高田 隆行
公報種別：公開公報
出願番号（国際出願番号）：特願平10-020455
公開番号（公開出願番号）：特開平11-203194
出願日： 1998年01月16日
公開日（公表日）： 1999年07月30日
要約：

【要約】【課題】 DRAMを外部メモリ12として使用するとともにバーストアクセスをサポートするCPU10に使用され、メモリ12に対するバーストアクセス時にDRAMの性能を最大限にひきだし、外部メモリ12に対するアクセスの高速化を図る。【解決手段】 バーストアクセス時にCPU10から出力される最初のアクセスアドレスが入力されるのを基準として、CPU10が出力するのと同一の順番でアドレスを自動生成可能とするアドレス生成部16を備えるとともに、そのアドレス生成部16から出力されるアドレス信号およびCAS信号の変化タイミングを、適用するDRAMのアクセス速度に適合させて設定する。

請求項（抜粋）：

CPU(10)によるアドレス指定と連動して、予め設定した順序で複数のアドレスからなるアドレス群に対応するデータを外部メモリ(12)から連続して読み出し可能とするメモリ制御回路であって、その一連のアドレス群における最初のアドレスをCPU(10)から受け取ると、上記したCPU(10)から出力されるものと同一の順序であるが所定の変化タイミングでアドレス群における残りのアドレスを自動生成可能とするアドレス生成部(16)を備えたことを特徴とするメモリ制御回路。

IPC (2件)：

G06F 12/02 590 ,  G06F 12/02 560

FI (2件)：

G06F 12/02 590 B ,  G06F 12/02 560 B

引用特許：

審査官引用 (2件)

• メモリ制御装置
  公報種別：公開公報   出願番号：特願平7-179086   出願人：キヤノン株式会社
• バースト転送方式
  公報種別：公開公報   出願番号：特願平4-104139   出願人：株式会社明電舎