特許
J-GLOBAL ID：200903085223311378
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (10件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2004-319351
公開番号（公開出願番号）：特開2006-134379
出願日： 2004年11月02日
公開日（公表日）： 2006年05月25日
要約：
【課題】 複数のポートを有するメモリにおける同一ロウアドレスに対する、同時リードライト動作時に、読出しビット線へ書込みビット線の負荷が上乗せされることによりデータ処理が不確実になることを防ぐ。【解決手段】 同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号nre、リードクロック信号clkrに基づいて、リード制御回路116aがメモリアクセスのために出力するリードワード線パルス信号RPをライト制御回路106aに入力し、リード動作の終了までライト動作開始を遅延させる。これにより、ライトロウデコーダ101が書込みワード線WWLを活性化するタイミングを、リードロウデコーダ111が読出しワード線RWLを活性化するタイミングよりも遅らせて、先に読出しを行い、後から書込み動作を行うことで、書込みワード線を閉じたまま読出し動作を行う。【選択図】 図1
請求項（抜粋）：
複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、
第1の活性化信号を受けて、前記複数のポートのうち第1のポートのビット線と前記メモリセルとを電気的に接続する第1のアクセストランジスタと、
第2の活性化信号を受けて、前記複数のポートのうち第2のポートのビット線と前記メモリセルとを電気的に接続する第2のアクセストランジスタとを備え、
前記第1のアクセストランジスタ及び前記第2のアクセストランジスタは、前記メモリセルの同一ノードに接続され、
また、第1のワード線を介して、前記第1のアクセストランジスタに前記第1の活性化信号を入力する第1のロウデコーダと、
第2のワード線を介して、前記第2のアクセストランジスタに前記第2の活性化信号を入力する第2のロウデコーダと、
外部から入力される第1の外部制御信号に基づいて第1の制御信号を出力し、この第1の制御信号により、前記第1のロウデコーダの前記第1の活性化信号の出力を制御する第1の制御回路と、
外部から入力される第2の外部制御信号に基づいて第2の制御信号を出力し、この第2の制御信号により、前記第2のロウデコーダの前記第2の活性化信号の出力を制御する第2の制御回路とを備え、
前記第2の制御回路は、前記メモリセルが前記第1のポートからのアクセスを受けるとき、前記第1の制御回路が出力する前記第1の制御信号又は前記第1の制御信号に基づく信号を受けて、前記第2の制御信号を遅延させ、前記第2のロウデコーダが前記第2のアクセストランジスタに対して出力する前記第2の活性化信号を前記第1の活性化信号の出力よりも所定時間だけ遅延させる
ことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C11/34 K
, G11C11/34 305
5B015HH01
, 5B015HH03
, 5B015JJ24
, 5B015KA09
, 5B015KA33
, 5B015KB12
, 5B015KB25
, 5B015KB35
, 5B015KB82
, 5B015KB92
, 5B015NN01
