特許
J-GLOBAL ID：200903085279987196
DLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2003-050587
公開番号（公開出願番号）：特開2004-260663
出願日： 2003年02月27日
公開日（公表日）： 2004年09月16日
要約：
【課題】スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいDLL回路を提供する。【解決手段】本発明によるDLL回路は、入力クロック信号(CLK1)を遅延して、複数の遅延クロック信号(T1〜TN)を出力する第1遅延回路と、複数の遅延クロック信号(T1〜TN)のうちから第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)を選択して出力する第1セレクタ(7)と、入力クロック信号(CLK1)を遅延して少遅延クロック信号(CLKD)を生成する第2遅延回路(3)と、少遅延クロック信号(CLKD)と第1遅延クロック信号と第2遅延クロック信号(CLK_E、CLK_O)とのうちから2つの選択クロック信号(FDLE、FDLO)を選択して出力する第2セレクタ(4)と、選択クロック信号(FDLE、FDLO)から内部クロック信号(CLKIN)を生成して出力する遅延合成回路(5)とを備えている。【選択図】 図1
請求項（抜粋）：
入力クロック信号を遅延して、複数の遅延クロック信号を出力する第1遅延回路と、
前記複数の遅延クロック信号のうちから第1遅延クロック信号及び第2遅延クロック信号を選択して出力する第1セレクタと、
前記入力クロック信号を遅延して少遅延クロック信号を生成する第2遅延回路と、
前記少遅延クロック信号と前記第1遅延クロック信号と前記第2遅延クロック信号とのうちから2つの選択クロック信号を選択して出力する第2セレクタと、
前記選択クロック信号から内部クロック信号を生成して出力する遅延合成回路とを備えた
DLL(Digital Lock Loop)回路。
IPC (3件)：
H03K5/13
, G06F1/10
, H03L7/081
H03K5/13
, G06F1/04 330A
, H03L7/08 J
5B079CC02
, 5B079CC14
, 5B079DD13
, 5J001AA04
, 5J001AA11
, 5J001BB00
, 5J001BB10
, 5J001BB12
, 5J001CC03
, 5J001DD00
, 5J001DD04
, 5J106AA04
, 5J106CC58
, 5J106CC59
, 5J106DD09
, 5J106KK05
