特許
J-GLOBAL ID：200903085411026281
積層型インダクタ
発明者：
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出願人/特許権者：
代理人 (1件)：
河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-283076
公開番号（公開出願番号）：特開2004-080023
出願日： 2003年07月30日
公開日（公表日）： 2004年03月11日
要約：
【課題】 導体層の内部に導体欠落領域を設けることにより、導体層の厚さ,幅を大きくしてもコイル部またはその周囲のコアにクラック,割れが生じることがなく、低抵抗化を実現して電源回路用のインダクタとして使用可能である積層型インダクタを提供する。 【解決手段】 フェライトシート2にコイルとなる導体パターン3を所定パターンに形成して構成される複数枚のコイルシート1を、スルーホール4を介して上下のコイルシート1間で導体パターン3の導通を取りながら、積層させ、その積層体を焼結して積層型インダクタを得る。導体パターン3を焼結してなる導体層の内部に、導体が印刷されていない導体欠落領域5が設けられている。複数枚のコイルシート1の積層/焼結時に、導体パターン3は導体欠落領域5に対して変形代を有するため、導体層の厚さ,幅を大きくしても、コイル部またはその周囲のコアにクラック,割れが生じることはない。【選択図】 図1
請求項（抜粋）：
コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタにおいて、前記複数の導体層夫々の内部に、導体が存在しない導体欠落領域を設けていることを特徴とする積層型インダクタ。
IPC (2件)：
FI (2件)：
H01F27/28 L
, H01F31/00 D
出願人引用 (1件)
審査官引用 (5件)
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