特許
J-GLOBAL ID：200903085446119584
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-045632
公開番号（公開出願番号）：特開2003-152198
出願日： 2002年02月22日
公開日（公表日）： 2003年05月23日
要約：
【要約】【課題】耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる薄いドリフト層を有する半導体装置を提供すること。【解決手段】pinダイオードのn型ドリフト層内にn型バッファ層3を形成し、p型アノード層1と第1のn型ドリフト層2のpn接合から、n型バッファ層3の最短距離X1と、n型バッファ層の幅Y1を所定の値に設定することで、耐圧を確保しながら 高速化・低損失化とソフトリカバリー化の間のトレードオフの改善を図ることができる。
請求項（抜粋）：
第1導電型の第1半導体層と、該第1半導体層の一方の主面に形成される、該第1半導体層より高濃度の第2導電型の第2半導体層と、前記第1半導体層の他方の主面に形成され、該第1半導体層より高濃度の第1導電型の第3半導体層とを具備する半導体装置において、第1半導体層内に、第2半導体層と第3半導体層とのそれぞれから離して、前記第1半導体層より高濃度の第1導電型の第4半導体層を有し、前記第2半導体層と第1半導体層とのpn接合から、前記第2半導体層側の前記第4半導体層端までの最短距離X1が、【数1】で表されることを特徴とする半導体装置。
IPC (6件)：
H01L 29/861
, H01L 21/265
, H01L 21/265 602
, H01L 21/329
, H01L 29/47
, H01L 29/872
H01L 21/265 602 A
, H01L 29/91 D
, H01L 29/48 F
, H01L 21/265 Z
, H01L 21/265 W
, H01L 21/265 Q
, H01L 29/91 B
4M104BB03
, 4M104BB06
, 4M104CC03
, 4M104DD26
, 4M104GG02
