特許

J-GLOBAL ID：200903085541222104

プロセッサ内蔵半導体集積回路装置

発明者： 東田 基樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-140411
公開番号（公開出願番号）：特開2000-332205
出願日： 1999年05月20日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 ピン端子数を増加させることなくボード実装レベルにおいても、容易に内部信号を外部で観測してデバッグを行なうことのできるプロセッサ内蔵半導体集積回路装置を提供する。【解決手段】 デバッグサポートユニット(2a)からのCPU動作トレース情報と内部バス(3)上の内部信号をテストモード信号に従って選択してCPU動作トレース情報信号用ピン端子(12)へ伝達するマルチプレクサ(8,8A)を設ける。

請求項（抜粋）：

データを含む信号を伝達するための内部バス、および前記内部バスに結合されて所定の処理を行なうためのプロセッサを備え、前記プロセッサは、前記集積回路装置外部に設けられるデバッグ装置と信号の授受を行なって前記集積回路装置のデバッグを支援するためのデバッグサポートユニットを含み、かつ前記デバッグサポートユニットは前記プロセッサの動作情報を抽出するための回路を含み、さらにテストモード指示信号に応答して、前記内部バスの信号および前記デバッグサポートユニットからの前記プロセッサ動作情報の一方を選択して所定のピン端子へ接続するためのセレクタを備える、プロセッサ内蔵半導体集積回路装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 11/28 ,  G06F 15/78 510

FI (3件)：

H01L 27/04 T ,  G06F 11/28 L ,  G06F 15/78 510 K

Fターム (23件)：

5B042GA13 ,  5B042GC02 ,  5B042HH30 ,  5B042MA08 ,  5B042MA10 ,  5B042MC03 ,  5B042MC09 ,  5B042NN04 ,  5B042NN08 ,  5B062AA02 ,  5B062DD10 ,  5B062EE01 ,  5B062EE02 ,  5B062JJ08 ,  5F038BE01 ,  5F038CD06 ,  5F038DF04 ,  5F038DF06 ,  5F038DT02 ,  5F038DT04 ,  5F038DT05 ,  5F038DT12 ,  5F038EZ20

引用特許：

審査官引用 (1件)

• 情報処理装置
  公報種別：公開公報   出願番号：特願平6-134337   出願人：松下電器産業株式会社