特許

J-GLOBAL ID：200903085719515704

半導体装置

発明者： 中村 和敏 ,  中川 明夫 ,  川口 雄介
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-050776
公開番号（公開出願番号）：特開2001-320047
出願日： 2001年02月26日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 ESD耐量の高い横型DMOSを形成することが困難であった。【解決手段】 LDMOS10のn+ドレイン層16に隣接してp+型のアノード層21が形成されている。このアノード層21は定格電圧ではLDMOSの動作に何ら寄与せず、ESD時にホールを発生する。このホールは活性層13を介してベース層14に流れ、ソース層15からドレイン層16に電子が流れる。このため、LDMOSの寄生サイリスタが動作することにより、高電流下でのソース・ドレイン間の保持電圧を低くすることができ、電流分布を均一とすることができる。

請求項（抜粋）：

第1導電型の活性層と、前記活性層の表面領域に形成された第2導電型の第1のベース層と、前記第1のベース層の表面領域に形成された第1導電型の第1のソース層と、前記活性層の表面領域に前記第1のベース層から離れて形成された第1導電型の第1のドレイン層と、前記第1のベース層と前記第1のドレイン層との間で、前記第1のドレイン層に隣接して形成された第2導電型のアノード層と、前記第1のソース層と前記第1のドレイン層との間で、前記第1のベース層上に第1のゲート絶縁膜を介して形成された第1のゲート層と、前記第1のベース層と前記第1のソース層の表面に形成されたソース電極と、前記第1のドレイン層と前記アノード層の表面に形成されたドレイン電極とを有する第1のデバイスを具備し、前記アノード層は、ESD時に前記第1のソース層、第1のベース層、及び前記活性層とにより寄生サイリスタを構成することを特徴とする半導体装置。

IPC (6件)：

H01L 29/78 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/06 311 ,  H01L 21/336 ,  H01L 29/786

FI (8件)：

H01L 27/06 311 C ,  H01L 29/78 301 K ,  H01L 27/04 H ,  H01L 29/78 301 D ,  H01L 29/78 301 L ,  H01L 29/78 301 S ,  H01L 29/78 616 S ,  H01L 29/78 623 A

引用特許：

出願人引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平6-096929   出願人：新電元工業株式会社
• MISFETを有する半導体装置
  公報種別：公開公報   出願番号：特願平3-277486   出願人：富士電機株式会社
• 特開昭55-108773
  

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平6-096929   出願人：新電元工業株式会社
• MISFETを有する半導体装置
  公報種別：公開公報   出願番号：特願平3-277486   出願人：富士電機株式会社
• 特開昭55-108773
  
• 特開昭55-108773