特許

J-GLOBAL ID：200903085738221460

欠陥救済回路

発明者： 大畠 賢一 ,  南部 博昭 ,  金谷 一男 ,  出井 陽治 ,  楠 武志 ,  増田 徹
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-114363
公開番号（公開出願番号）：特開平6-325590
出願日： 1993年05月17日
公開日（公表日）： 1994年11月25日
要約：

【要約】【目的】予備メモリをアクセスした場合でもアクセス時間がほとんど遅くならない欠陥救済回路を提供すること。【構成】本体メモリセルアレ-と、該本体メモリセルアレ-の予備メモリと、ワ-ド線またはビット線を選択駆動する本体デコ-ダと、予備メモリを選択駆動する予備デコ-ダを有する半導体メモリにおいて、本体デコ-ダは、不良ビットに対応するワ-ド線あるいはビット線を非選択状態に、または、不良ビットに対応するワ-ド線を含む複数のワード線のブロックを、あるいは不良ビットに対応するビット線を含む複数のビット線のブロックを非選択状態に固定する非活性化信号の入力端子を有し、また予備デコ-ダの入力端子に不良ビットに対応するデコ-ド信号を接続するスイッチと、不良ビットのアドレスに応じてプログラムされるPROMと、PROMの情報に応じて上記非活性化信号と上記スイッチの制御信号を発生する制御回路を備える。

請求項（抜粋）：

複数のワ-ド線と、複数のビット線と、その交点に配置した複数のメモリセルからなる本体メモリセルアレ-と、該本体メモリセルアレ-の不良ビット救済用の予備メモリと、上記ワ-ド線あるいはビット線を選択駆動する本体デコ-ダと、上記予備メモリを選択駆動する予備デコ-ダを有する半導体メモリにおいて、上記本体デコ-ダは、不良ビットに対応するワ-ド線あるいはビット線を非選択状態に、または、不良ビットに対応するワ-ド線を含む複数のワード線のブロックを、あるいは不良ビットに対応するビット線を含む複数のビット線のブロックを非選択状態に固定する非活性化信号の入力端子を有し、さらに、上記予備デコ-ダの入力端子に不良ビットに対応するデコ-ド信号を接続するスイッチと、不良ビットのアドレスに応じてプログラムされるPROMと、該PROMの情報に応じて上記非活性化信号と上記スイッチの制御信号を発生する制御回路を備えることを特徴とする欠陥救済回路。

引用特許：

出願人引用 (3件)

• 特開平4-102299
  
• 特開昭63-220500
  
• 冗長アドレス一致検出回路
  公報種別：公開公報   出願番号：特願平4-039194   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社