特許

J-GLOBAL ID：200903085911539617

クロック分配方法

発明者： 坂野 則之 ,  牧田 泰光
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-204810
公開番号（公開出願番号）：特開2001-034649
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：

【要約】 (修正有)【課題】CTS後、半導体集積回路の遅延検証において、タイミングエラ-が検出されないクロック分配方法の提供。【解決手段】CTSによるクロック遅延を計算するステップ(C12)と算出された遅延と同量の補償用遅延素子22を指定されたデ-タライン21に挿入するステップ(C13)とからなるクロック分配方法であって遅延素子として、バッファ、インバーター、同一エッジのFIF、逆エッジのFIFを用いる。

請求項（抜粋）：

半導体集積回路にクロック信号をツリ-状に分配するクロック分配方法において、クロック分配方法実施後に、指定したデ-タラインに遅延補償用素子を挿入することを特徴とするクロック分配方法。

IPC (2件)：

G06F 17/50 ,  G06F 1/10

FI (3件)：

G06F 15/60 658 K ,  G06F 1/04 330 A ,  G06F 15/60 658 U

Fターム (12件)：

5B046AA08 ,  5B046BA03 ,  5B046DA05 ,  5B046JA03 ,  5B079BA20 ,  5B079BB10 ,  5B079BC03 ,  5B079CC02 ,  5B079CC14 ,  5B079DD06 ,  5B079DD08 ,  5B079DD20

引用特許：

審査官引用 (5件)

• 特開平2-055420
  
• ホールドタイムエラー除去方式
  公報種別：公開公報   出願番号：特願平8-048017   出願人：日本電気株式会社
• 特開平4-227576
  
• 特開平2-055420
  
• 特開平4-227576