特許

J-GLOBAL ID：200903085992828472

半導体記憶装置

発明者： 越川 康二 ,  安保 久
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-014074
公開番号（公開出願番号）：特開平9-204768
出願日： 1996年01月30日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】同期型の半導体記憶装置において、出力端子のデータ出力およびハイインピーダンス化のタイミングを容易に最適化する。【解決手段】出力回路17の出力端子DQを駆動するか又はハイインピーダンスにするかを制御する出力制御信号であるマスク信号MSK2BおよびデータD1T/Nに対応して各導通制御信号D2T,D2Nの一方を活性化するか又は各導通制御信号D2T,D2Nを不活性化し出力する出力制御回路14と、内部同期信号φ3に同期して各導通制御信号D2T,D2Nを別々にそれぞれラッチし出力する2つのラッチ回路15,16を備え、各ラッチ回路15,16の出力に対応して別々に制御される2つのNチャネル型出力トランジスタTr1,Tr2を備え出力端子DQを駆動しメモリセル6からアクセスしたデータを出力する出力回路17と、を備えている。

請求項（抜粋）：

それぞれの導通制御信号に対応して別々に制御される2つの出力トランジスタを備え出力端子を駆動しメモリセルからアクセスしたデータを出力する出力回路と、この出力回路の前記出力端子を駆動するか又はハイインピーダンスにするかを制御する出力制御信号および前記データに対応して前記各導通制御信号の一方を活性化するか又は前記各導通制御信号を不活性化し出力する出力制御回路と、を有する半導体記憶装置において、内部同期信号に同期して前記各導通制御信号を別々にそれぞれラッチし出力する2つのラッチ手段を備え、前記出力回路の各出力トランジスタが前記各ラッチ手段の出力に対応して別々に制御されることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 7/00 313 ,  G11C 11/413 ,  H01L 27/10 451

FI (3件)：

G11C 7/00 313 ,  H01L 27/10 451 ,  G11C 11/34 J

引用特許：

審査官引用 (3件)

• 特開平3-044890
  
• 半導体メモリの出力回路
  公報種別：公開公報   出願番号：特願平5-046197   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平2-137189